JP2013191744A - ウェハ - Google Patents

Abstract

【課題】プロセスモニタ用の半導体素子の特性変化を抑制可能な構造のスクライブラインを有するウェハを提供する。
【解決手段】チップ領域１１１とスクライブライン１１２が形成された半導体基板１０１と、前記スクライブライン１１２内に形成された第１および第２のウェルとを備え、前記第１のウェルと前記第２のウェルとの間に形成された素子分離絶縁膜と、前記第１のウェル上に形成された半導体素子とを備え、前記第１のウェル上に形成され、前記半導体素子と電気的に接続されたパッド電極１２１と、前記第２のウェル上に形成され、前記第２のウェルと電気的に接続されたアンテナ配線１２２とを備え、前記アンテナ配線１２２は、前記パッド電極１２１同士の間、前記チップ領域１１１と前記パッド電極１２１との間、前記スクライブライン１１２同士の交差領域と前記パッド電極１２１との間、または前記交差領域内に配置されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置と、プロセスモニタ用の半導体素子が形成されたスクライブラインとを有するウェハに関する。

半導体装置（例えば、不揮発性メモリや揮発性メモリなど）を製造する半導体プロセスでは、ウェハのスクライブライン（ダイシングライン）上にプロセスモニタ用の半導体素子を形成し、この半導体素子の特性をモニタする。しかしながら、スクライブライン上に種々の導電層や絶縁膜を形成する際に、主にエッチングなどの加工工程により電荷が発生する。発生した電荷は、スクライブライン上の配線、コンタクトプラグ、ビアプラグなどを通じて半導体素子に流れ込み、半導体素子の特性を変化させてしまう。そのため、プロセスモニタとしての半導体素子の特性評価ができなくなってしまう。

特開平５−３４７２８３号公報

プロセスモニタ用の半導体素子の特性変化を抑制可能な構造のスクライブラインを有するウェハを提供する。

一の実施形態によるウェハは、チップ領域とスクライブラインが形成された半導体基板と、前記スクライブラインの前記半導体基板内に形成された第１および第２のウェルとを備える。さらに、前記ウェハは、前記半導体基板内に、前記第１のウェルと前記第２のウェルとを電気的に分離するよう形成された素子分離絶縁膜と、前記第１のウェル上に形成された半導体素子とを備える。さらに、前記ウェハは、前記第１のウェル上に形成され、前記半導体素子と電気的に接続されたパッド電極と、前記第２のウェル上に形成され、前記第２のウェルと電気的に接続されたアンテナ配線とを備える。さらに、前記アンテナ配線は、前記パッド電極同士の間、前記チップ領域と前記パッド電極との間、前記スクライブライン同士が交差する交差領域と前記パッド電極との間、および前記交差領域内の少なくともいずれか１カ所に配置されている。

第１実施形態のウェハの構造を示す平面図である。 第１実施形態のウェハの構造を示す断面図である。 アンテナ配線の構造の具体例を示す平面図(1/2)である。 アンテナ配線の構造の具体例を示す平面図(2/2)である。 拡散層の構造の具体例を示す平面図である。 拡散層を形成するためのレジストマスクの例を示す平面図である。 第１実施形態の変形例のウェハの構造を示す断面図である。 第２実施形態のウェハの作製方法を示すフローチャートである。

以下、本発明の実施形態を、図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態のウェハの構造を示す平面図である。図１(ｂ)は、図１(ａ)の一部を拡大した拡大図に相当する。

図１のウェハは、半導体基板１０１と、半導体基板１０１に形成された複数のチップ領域１１１と、半導体基板１０１のチップ領域１１１間に形成された複数本のスクライブライン１１２とを備えている。

半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。

チップ領域１１１は、個々の半導体装置（例えば、不揮発性メモリや揮発性メモリなど）が配置される領域である。チップ領域１１１は、半導体基板１０１上に形成されたトランジスタやキャパシタなどの半導体素子や、半導体素子の上方に形成された配線構造などを含んでいる。図１(ｂ)には、チップ領域１１１上に半導体素子や配線構造を覆うように形成されたパッシベーション絶縁膜１２４が示されている。なお、チップ領域１１１には、半導体装置に外部からの電源や信号を入力するための電極パッドＰＤが形成されており、この電極パッドＰＤに相当する部分のパッシベーション絶縁膜１２４は除去されている。

スクライブライン１１２は、ウェハをダイシングする際にダイサーを当てる領域である。図１(ｂ)には、スクライブライン１１２の例として、Ｘ方向に延びる２本のスクライブライン１１２と、Ｙ方向に延びる２本のスクライブライン１１２が示されている。

スクライブライン１１２は、半導体基板１０１上に形成されたプロセスモニタ用の半導体素子と、半導体素子の上方に形成されたパッド電極１２１と、パッド電極１２１の周りに形成されたアンテナ配線１２２とを含んでいる。図１にはさらに、ウェハを上面視したときに、パッド電極１２１とアンテナ配線１２２との間に介在する層間絶縁膜１２３と、パッド電極１２１間の領域上に形成されたパッシベーション絶縁膜１２４が示されている。ここで、大部分のアンテナ配線１２２は、パッシベーション絶縁膜１２４で覆われておらず、ウェハの上面に露出している。

符号Ｒ₁〜Ｒ₄は、スクライブライン１１２内の領域を示している。符号Ｒ₁は、パッド電極１２１間の領域を示し、符号Ｒ₂は、チップ領域１１１とパッド電極１２１との間の領域を示す。また、符号Ｒ₄は、スクライブライン１１２同士が交差する交差領域を示し、符号Ｒ₃は、交差領域Ｒ₄とパッド電極１２１との間の領域を示す。アンテナ配線１２２は、スクライブライン１１２上のこれらの領域Ｒ₁〜Ｒ₄内に配置されている。

なお、領域Ｒ₁〜Ｒ₄内のアンテナ配線１２２は、複数本のアンテナ配線１２２に分断されていてもよい。例えば、領域Ｒ₁内のアンテナ配線１２２と、領域Ｒ₂内のアンテナ配線１２２は、互いに分断されていてもよい。また、領域Ｒ₄内のアンテナ配線１２２は、領域Ｒ₃内のアンテナ配線１２２と分断されていてもよい。アンテナ配線１２２の構造や作用の詳細については、後述する。

図２は、第１実施形態のウェハの構造を示す断面図である。図２(ａ)、図２(ｂ)はそれぞれ、図１に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。図２(ａ)および(ｂ)には、１本のスクライブライン１１２の断面が示されている。

図２(ａ)および(ｂ)に示すように、スクライブライン１１２は、第１のウェル２０１と、第２のウェル２０２と、拡散層２０３と、素子分離絶縁膜２０４と、プロセスモニタ用のトランジスタＴｒのゲート絶縁膜２１１およびゲート電極２１２と、ゲートコンタクト２２１と、拡散層コンタクト２２２と、複数本の配線２２３と、ビアプラグ２２４とを備えている。

第１のウェル２０１は、半導体基板１０１内に形成されている。また、第２のウェル２０２は、半導体基板１０１内に第１のウェル２０１を取り囲むように形成されている。別言すると、パッド電極１２１を取り囲むアンテナ配線１２２の下に、第２のウェル２０２が形成されているとも言える。第１、第２のウェル２０１、２０２は、Ｐ型ウェルでもＮ型ウェルでもよい。

拡散層２０３は、第１、第２のウェル２０１、２０２内に形成されている。これらの拡散層２０３は、Ｐ型層でもＮ型層でもよい。第１のウェル２０１内の拡散層２０３は、トランジスタＴｒのソース／ドレイン領域に相当する。ここで、拡散層２０３がトランジスタＴｒのソース／ドレイン領域に相当する場合には、拡散層２０３は第１のウェル２０１と反対の導電型を有している場合が多い。

素子分離絶縁膜２０４は、半導体基板１０１内において第１のウェル２０１と第２のウェル２０２との間に形成されている。よって、第１のウェル２０１と第２のウェル２０２は、素子分離絶縁膜２０４により電気的に分離されている。図２に示すように、素子分離絶縁膜２０４の底面は、半導体基板１０１の表面に対して、第１、第２のウェル２０１、２０２の底面よりも低い位置に形成されている。素子分離絶縁膜２０４は、例えばシリコン酸化膜である。本実施形態の素子分離絶縁膜２０４は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。

プロセスモニタ用のトランジスタＴｒは、第１のウェル２０１上にゲート絶縁膜２１１を介して形成されたゲート電極２１２と、第１のウェル２０１内にゲート電極２１２を挟むように形成された拡散層（ソース／ドレイン領域）２０３とを有している。ゲート絶縁膜２１１は、例えばシリコン酸化膜である。また、ゲート電極２１２は、例えばポリシリコン電極である。なお、本実施形態のスクライブライン１１２は、プロセスモニタ用に、トランジスタＴｒ以外の半導体素子を備えていてもよい。

ゲートコンタクト２２１は、ゲート電極２１１上に形成されている。また、拡散層コンタクト２２２は、第２のウェル２０２内の拡散層２０３上に形成されている。これらのコンタクトプラグ２２１、２２２上には、複数本の配線２２３を含む配線層と、ビアプラグ２２４が形成されている。

図２にはさらに、パッド電極１２１と、アンテナ配線１２２と、層間絶縁膜１２３と、パッシベーション絶縁膜１２４が示されている。

パッド電極１２１は、第１のウェル２０１の上方に形成されている。パッド電極１２１は、ゲートコンタクト２２１、配線２２３、ビアプラグ２２４を介して、ゲート電極２１２と電気的に接続されている。なお、パッド電極１２１は、拡散層２０３上のソースコンタクト（図示せず）、配線２２３、ビアプラグ２２４を介して、拡散層２０３と電気的に接続されていてもよい。

アンテナ配線１２２は、第２のウェル２０２の上方に形成されている。アンテナ配線１２２は、拡散層コンタクト２２２、配線２２３、ビアプラグ２２４を介して、第２のウェル２０２内の拡散層２０３と電気的に接続されている。なお、アンテナ配線１２２と電気的に接続された拡散層コンタクト２２２、配線２２３、ビアプラグ２２４も、アンテナの一部として機能する。

また、図２(ｂ)に示すように、パッド電極１２１上方のパッド電極１２１間の領域には、パッシベーション絶縁膜１２４が形成されている。なお、大部分のアンテナ配線１２２上には、パッシベーション絶縁膜１２４は形成されていない。

（１）第１実施形態のスクライブライン１１２の作用効果
次に、図１、図２を参照し、第１実施形態のスクライブライン１１２の作用効果について説明する。

本実施形態では、半導体基板１０１内に、第１のウェル２０１に加え、第１のウェル２０１と電気的に分離された第２のウェル２０２を形成する。よって、本実施形態によれば、チップ領域１１１およびスクライブライン１１２上で加工工程により発生した電荷を、第２のウェル２０２内に蓄積、または半導体基板１０１に放出することが可能となる。

また、本実施形態では、半導体基板１０１上に、第２のウェル２０２と電気的に接続されたアンテナ配線１２２を形成する。よって、本実施形態によれば、上記の電荷を、アンテナ配線１２２等により第２のウェル２０２内に誘導することが可能となる。

このように、本実施形態によれば、チップ領域１１１およびスクライブライン１１２上で発生した電荷を、第２のウェル２０２内に誘導して、第２のウェル２０２と拡散層２０３の拡散層容量で蓄積、または半導体基板１０１に放出することが可能となる。よって、本実施形態によれば、発生した電荷が第１のウェル２０１内、トランジスタＴｒのゲート電極２１２内、拡散層２０３内に流れ込むことを抑制することが可能となる。その結果、本実施形態によれば、チップ領域１１１およびスクライブライン１１２上で発生した電荷によるトランジスタＴｒの特性変化を抑制することが可能となる。

トランジスタＴｒの特性変化の例としては、ゲート絶縁膜２１１の劣化が挙げられる。トランジスタＴｒのゲート電極２１２に電荷が流れ込むと、ゲート絶縁膜２１１がダメージを受けて劣化する可能性がある。しかしながら、本実施形態によれば、トランジスタＴｒのゲート電極２１２に電荷が流れ込むことを抑制することで、ゲート絶縁膜２１１へのダメージを低減し、ゲート絶縁膜２１１の劣化を抑制することが可能となる。

なお、図２では、第２のウェル２０２とアンテナ配線１２２が、複数組の拡散層コンタクト２２２、配線２２３、ビアプラグ２２４で接続されているが、これらの組数は、１組以上の何組に設定してもよい。これらの組数を増やすと、拡散層コンタクト２２２、配線２２３、ビアプラグ２２４の総断面積が広くなり電気抵抗が低くなる。その結果、第２のウェル２０２内に電荷を誘導しやすくなる。

（２）アンテナ配線１２２、拡散層２０３の構造
次に、図１、図２を参照し、アンテナ配線１２２、拡散層２０３の構造について詳細に説明する。

上述した電荷は、チップ領域１１１およびスクライブライン１１２上に種々の導電層や絶縁膜を形成する際に、主にエッチングなどの加工工程により発生する。これらの加工工程のうち、一般に電荷の発生量が多いのが、パッシベーション絶縁膜１２４のエッチング工程である。図２(ｂ)に示すように、パッシベーション絶縁膜１２４は、パッド電極１２１などを構成する最上位配線層の上部に形成される。よって、本実施形態では、この最上位配線層内にアンテナ配線１２２を形成することで、パッシベーション絶縁膜１２４のエッチング時に発生する電荷を、第２のウェル２０２内に誘導している。

以上の理由から、本実施形態では、アンテナ配線１２２を、パッシベーション絶縁膜１２４のエッチングの際に電荷が集中しやすい場所に配置している。電荷が集中しやすい場所は、ウェハ上面から見て、パッシベーション絶縁膜１２４のエッチング時にパッシベーション絶縁膜１２４が残存する面積が大きいところである。すなわち、上述した領域Ｒ₁〜Ｒ₄のいずれにも、電荷が集中しやすい場所が存在する。そのため、本実施形態では、アンテナ配線１２２を領域Ｒ₁〜Ｒ₄内に配置することで、トランジスタＴｒを電荷から効果的に保護している。本実施形態では、図１に示すように、これらの領域Ｒ₁〜Ｒ₄に一続きのアンテナ配線１２２が形成されているが、各領域Ｒ₁〜Ｒ₄に別個のアンテナ配線１２２が形成されていてもよい。このようなアンテナ配線１２２の例については、後述する。

なお、上述した電荷は、最上位配線層よりも下位の導電層や絶縁膜を形成する際にも発生する。この際に発生した電荷も、アンテナ配線１２２の下層のコンタクト２２４、２２２や配線２２３などにより、第２のウェル２０２内に誘導される。

図３と図４は、アンテナ配線１２２の構造の具体例を示す平面図である。第１実施形態では、図３(ａ)〜図４(ｂ)に示す構造のアンテナ配線１２２を使用してもよい。

図３(ａ)では、各パッド電極１２１が、４本のアンテナ配線１２２で囲まれている。これは、上述の各領域Ｒ₁〜Ｒ₄に別個のアンテナ配線１２２を配置した構造の例である。中央のパッド電極１２１は、領域Ｒ₁内の２本のアンテナ配線１２２と、領域Ｒ₂内の２本のアンテナ配線１２２で囲まれている。また、左右の各パッド電極１２１は、領域Ｒ₂内の２本のアンテナ配線１２２と、領域Ｒ₃内の２本のアンテナ配線１２２で囲まれている。

このように、図３(ａ)では、パッド電極１２１の周囲をアンテナ配線１２２で囲むことにより、パッシベーション絶縁膜１２４のエッチングの際に発生した電荷がパッド電極１２１に流れ込まないようにしている。

図３(ｂ)では、図３(ａ)から、領域Ｒ₂内のアンテナ配線１２２が削除されている。その結果、各パッド電極１２１が、２本のアンテナ配線１２２で囲まれている。図３(ｂ)では、アンテナ配線１２２が、図３(ｂ)に示すパッシベーション絶縁膜１２４の近くのみに配置されている。その結果、これらのパッシベーション絶縁膜１２４のエッチングの際に発生した電荷が、パッド電極１２１に流れ込まないようになっている。この場合、パッド電極１２１とチップ領域１１１との間にアンテナ配線１２２を配置しないことで、スクライブライン１１２の幅を小さくすることができる。

図４(ａ)では、アンテナ配線１２２が領域Ｒ₂内のみに配置されている。その結果、チップ領域１１１と各パッド電極１２１との間にアンテナ配線１２２が配置されている。本実施形態では、チップ領域１１１の大部分がパッシベーション絶縁膜１２４で覆われており、パッシベーション絶縁膜１２４のエッチングの際に電荷が多く発生する。そこで、図４(ａ)では、アンテナ配線１２２を領域Ｒ₂内に配置することで、チップ領域１１１のパッシベーション絶縁膜１２４に蓄えられた電荷が、パッド電極１２１に流れ込まないようにしている。これは特に、図４(ａ)に示すように、個々のパッド電極１２１間にパッシベーション絶縁膜１２４が配置されていない場合に有効である。この場合、パッド電極１２１間にアンテナ配線１２２を配置しないことで、パッド電極１２１間を狭くすることができ、多くのプロセスモニタ用の半導体素子を配置することが可能となる。

図４(ｂ)では、アンテナ配線１２２が領域Ｒ₃、Ｒ₄内のみに配置されている。その結果、チップ領域１１１の角部付近にアンテナ配線１２２が配置されている。図４(ｂ)では、チップ領域１１１の電荷が集中するチップ領域角部にアンテナ配線１２２を配置することで、チップ領域１１１のパッシベーション絶縁膜１２４に蓄えられた電荷が、パッド電極１２１に流れ込まないようにしている。なお、図４(ｂ)において、領域Ｒ₃内に位置するアンテナ配線１２２のＹ方向における端部は、パッド電極１２１のＹ方向における端部よりもチップ領域１１１に近いことが好ましい。その結果、チップ領域１１１のパッシベーション絶縁膜１２４に蓄えられた電荷を、効果的にアンテナ配線１２２に流すことができる。

また、本実施形態では、図３(ｂ)〜図４(ｂ)に示す例のように、領域Ｒ₁〜Ｒ₄のうちの一部の領域のみにアンテナ配線１２２を配置してもよい。なお、各パッド電極１２２を囲むアンテナ配線１２２の本数は、何本でもよい。

次に、拡散層２０３の構造について説明する。

図５は、拡散層２０３の構造の具体例を示す平面図である。

図５(ａ)と図５(ｂ)では、第２のウェル２０２内の拡散層２０３が、符号２０３ａで示され、第１のウェル２０１内の拡散層２０３が、符号２０３ｂで示されている。図５(ａ)では、拡散層２０３ｂが、１本の環状の拡散層２０３ａにより取り囲まれている。一方、図５(ｂ)では、拡散層２０３ｂが、３本の環状の拡散層２０３ａにより取り囲まれている。このように、本実施形態では、拡散層２０３ｂ（第１のウェル２０１）を１本以上の環状の拡散層２０３ａ（第２のウェル２０２）で取り囲んだ構造を適用可能である。

本実施形態では、第２のウェル２０２内にトラップ可能な電荷の量を大きくすることにより、パッド電極１２１に電荷を流れ込まないようにすることができる。これは例えば、拡散層２０３ａと第２のウェル２０２との接触面積を大きくすることで実現可能である。この場合、拡散層２０３ａと第２のウェル２０２の導電型は反対に、第２のウェル２０２と半導体基板１０１の導電型は同じにすることが好ましい。また、拡散層２０３ａと第２のウェル２０２のＰＮ接合の耐圧を考慮しつつ、拡散層２０３ａと第２のウェル２０２のＰＮ接合の容量を大きくしてもよい。一方、拡散層２０３ａと第２のウェル２０２の導電型を同じにし、第２のウェル２０２と半導体基板１０１の導電型を反対にしてもよい。この場合、ＰＮ接合は第２のウェル２０２と半導体基板１０１の間に形成される。

また、本実施形態では、第２のウェル２０２に電荷がトラップされるエネルギーが、ゲート絶縁膜２１１に電荷がトラップされるエネルギーよりも低くなるよう、第２のウェル２０２を構成することもできる。このような構成は、例えば、拡散層２０３ａに、ＰＮ接合の弱い箇所を設けることで実現可能である。ＰＮ接合を弱くすることで、この箇所で電荷を放出させ、第２のウェル２０２の電荷がトラップされるエネルギーを低下させることができる。

ＰＮ接合の弱い箇所は、拡散層２０３ａ内におけるトランジスタＴｒから遠い地点に設けることが望ましい。上述の放出された電荷が、トランジスタＴｒに与える影響を小さくするためである。図５(ａ)や図５(ｂ)の場合、このような地点は、拡散層２０３ａの角部Ｐａ〜Ｐｄである。なお、これらの場合、拡散層２０３ａの導電型は、第２のウェル２０２の導電型とは逆導電型に設定する。また、これらの場合には、第２のウェル２０２と半導体基板１０１の導電型は、同じ導電型であることが好ましい。

ＰＮ接合の弱い角部Ｐａ〜Ｐｄは、例えば、角部Ｐａ〜Ｐｄの拡散層２０３ａの不純物濃度を、拡散層２０３ａの内部（即ち、角部Ｐａ〜Ｐｄ以外の部分）の不純物濃度よりも低く設定することで形成可能である。このような不純物濃度プロファイルは、既存のイオン注入法の不純物注入量や加速電圧等を調整することにより実現可能である。

また、電荷を集中させる部分は、例えば、角部Ｐａ〜Ｐｄをとがらせる、即ち、角部Ｐａ〜Ｐｄの曲率半径を小さくすることでも形成可能である。このような角部Ｐａ〜Ｐｄは、図６に示すレジストマスク３０１を用いて、拡散層２０３ａを形成するためのイオン注入を行うことで実現可能である。図６は、拡散層２０３ａを形成するためのレジストマスク３０１の例を示す平面図である。図６のレジストマスク３０１は、線Ｓａと線Ｓｂの延長線よりも外側にはみ出したハンマー部Ｈをそれぞれの角部に有している。なお、ここで「外側」とは、拡散層２０３ａの中心部に対して外側を意味する。

次に、第１実施形態の変形例のウェハについて説明する。

図７は、第１実施形態の変形例のウェハの構造を示す断面図である。図７には、１本のスクライブライン１１２の断面が示されている。

図７では、半導体基板１０１内に第２のウェル２０２が形成されておらず、第１のウェル２０１のみが形成されている。また、アンテナ配線１２２は、第１のウェル２０１の外部の半導体基板１０１上に形成されている。その結果、アンテナ配線１２２は、拡散層コンタクト２２２、配線２２３、ビアプラグ２２４を介して、第１のウェル２０１の外部の半導体基板１０１と電気的に接続されている。

図２に示す構造では、電荷が第２のウェル２０２内に蓄積されるのに対し、図７に示す構造では、電荷を半導体基板１０１に逃がす。図７の構造によれば、図２の構造と同様に、電荷が第１のウェル２０１内、さらにはトランジスタＴｒ内に流れ込むことを抑制することが可能となる。その結果、スクライブライン１１２上で発生した電荷によるトランジスタＴｒの特性変化を抑制することが可能となる。

なお、図２のスクライブライン１１２は、２層の配線層を有しているが、３層以上の配線層を有していてもよい。このような配線層の例が、図７に示されている。図７のスクライブライン１１２は、配線２２３ａを含む第１の配線層と、配線２２３ｂを含む第２の配線層と、パッド電極１２１とアンテナ配線１２２を含む最上位配線層とを有している。符号２２４ａ、２２４ｂはそれぞれ、第１層目、第２層目のビアプラグを示す。

（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。

以上のように、本実施形態では、スクライブライン１１２の半導体基板１０１内に第１のウェル２０１を形成し、第１のウェル２０１上にプロセスモニタ用の半導体素子を形成する。さらには、スクライブライン１１２の半導体基板１０１上に、第２のウェル２０２と電気的に接続された、または第１のウェル２０１の外部の半導体基板１０１と電気的に接続されたアンテナ配線１２２を形成する。

よって、本実施形態によれば、スクライブライン１１２上で発生した電荷を、プロセスモニタ用の半導体素子の構成部分（例えば、トランジスタＴｒのゲート電極２１２や第１のウェル２０１）以外に誘導し、プロセスモニタ用の半導体素子の特性変化を抑制することが可能となる。

（第２実施形態）
図８は、第２実施形態のウェハの作製方法を示すフローチャートである。本実施形態では、図１、図２に示す構造のウェハを作製する。

まず、リソグラフィとイオン注入法により、半導体基板１０１内に第１、第２のウェル２０１、２０２を形成する（ステップＳ１）。第１、第２のウェル２０１、２０２は、同時に形成してもよいし、別々に形成してもよい。次に、いわゆるＳＴＩ法により、半導体基板１０１内に素子分離絶縁膜２０４を形成する（ステップＳ２）。なお、第１のウェル２０２、第２のウェル２０２、素子分離絶縁膜２０４は、半導体基板１０１上におけるスクライブライン１１２の形成予定領域内に形成される。また、ステップＳ１とステップＳ２は、順番を入れ替えて実行してもよい。

次に、第１のウェル２０１上に、ゲート絶縁膜２１１を介してゲート電極２１２を形成する（ステップＳ３、Ｓ４）。次に、イオン注入により、第１、第２のウェル２０１、２０２内に拡散層２０３を形成する（ステップＳ５）。こうして、第１のウェル２０１上にトランジスタＴｒが形成される。

次に、第１、第２のウェル２０２、２０２上に、ゲートコンタクト２２１、拡散層コンタクト２２２、配線２２３、ビアプラグ２２４、パッド電極１２１、アンテナ配線１２２を含む配線構造を形成する（ステップＳ６）。この際、層間絶縁膜１２３も形成される。

なお、パッド電極１２１とアンテナ配線１２２は、同一の配線材から形成される。この際、この配線材は、アンテナ配線１２２が上述の領域Ｒ₁〜Ｒ₄内に配置されるように加工される。パッド電極１２１とアンテナ配線１２２は、エッチング法で形成してもよいし、ダマシン法で形成してもよい。

その後、本実施形態では、半導体基板１０１上にパッシベーション絶縁膜１２４を形成し、エッチング法で加工する。以上で前工程が終了する。その後の後工程では、トランジスタＴｒの特性をモニタした後、半導体基板１０１のダイシングが行われる。

本実施形態によれば、以上のような工程により、第１実施形態のスクライブライン１１２を作製することができる。

以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。

１０１：半導体基板、１１１：チップ領域、１１２：スクライブライン、
１２１：パッド電極、１２２：アンテナ配線、
１２３：層間絶縁膜、１２４：パッシベーション絶縁膜、
２０１：第１のウェル、２０２：第２のウェル、
２０３：拡散層、２０４：素子分離絶縁膜、
２１１：ゲート絶縁膜、２１２：ゲート電極、
２２１：ゲートコンタクト、２２２：拡散層コンタクト、
２２３：配線、２２４：ビアプラグ、
３０１：レジストマスク

Claims (5)

1. チップ領域とスクライブラインが形成された半導体基板と、
   前記スクライブラインの前記半導体基板内に形成された第１および第２のウェルと、
   前記半導体基板内に、前記第１のウェルと前記第２のウェルとを電気的に分離するよう形成された素子分離絶縁膜と、
   前記第１のウェル上に形成された半導体素子と、
   前記第１のウェル上に形成され、前記半導体素子と電気的に接続されたパッド電極と、
   前記第２のウェル上に形成され、前記第２のウェルと電気的に接続されたアンテナ配線とを備え、
   前記アンテナ配線は、前記パッド電極同士の間、前記チップ領域と前記パッド電極との間、前記スクライブライン同士が交差する交差領域と前記パッド電極との間、および前記交差領域内の少なくともいずれか１カ所に配置されていることを特徴とするウェハ。
2. 前記パッド電極の各々は、複数本の前記アンテナ配線に囲まれている、請求項１に記載のウェハ。
3. 前記第２のウェルは、前記第１のウェルを取り囲む環状の拡散層を含む、請求項１または２に記載のウェハ。
4. 前記拡散層の角部の不純物濃度は、前記拡散層の内部の不純物濃度よりも低い、請求項３に記載のウェハ。
5. チップ領域とスクライブラインが形成された半導体基板と、
   前記スクライブラインの前記半導体基板内に形成されたウェルと、
   前記ウェル上に形成された半導体素子と、
   前記ウェル上に形成され、前記半導体素子と電気的に接続されたパッド電極と、
   前記ウェルの外部の前記半導体基板上に形成され、前記ウェルの外部の前記半導体基板と電気的に接続されたアンテナ配線とを備え、
   前記アンテナ配線は、前記パッド電極同士の間、前記チップ領域と前記パッド電極との間、前記スクライブライン同士が交差する交差領域と前記パッド電極との間、および前記交差領域内の少なくともいずれか１カ所に配置されていることを特徴とするウェハ。

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