JP6065190B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、１本のシリコン柱からなるｎＭＯＳトランジスタと１本のシリコン柱からなるｐＭＯＳトランジスタが平面上に形成されている（例えば特許文献４を参照）。少なくとも２本のシリコン柱が平面上に形成されているため、少なくとも２本のシリコン柱分の面積が必要となる。
従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている（例えば特許文献５を参照）。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００８−３００５５８号公報 特開２０１４−５７０６８号公報
そこで、一本の柱状半導体層でインバータが形成された高集積な半導体装置を提供することを目的とする。
本発明の半導体装置は、前記半導体基板上に形成された第９の第１導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１の第１導電型半導体層と第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層が基板側からこの順に形成された前記第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する第１の出力端子と、前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記半導体基板上に形成された第２の柱状半導体層であって、第３の第１導電型半導体層と第３のボディ領域、第４の第１導電型半導体層、第３の第２導電型半導体層、第４のボディ領域、第４の第２導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第４の第１導電型半導体層と前記第３の第２導電型半導体層とに接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、を備え、前記第５の第１導電型半導体層は前記第２の出力端子に接続され、前記第７の第１導電型半導体層は前記第１の出力端子に接続され、前記第１のゲートと前記第２のゲートと前記第２の出力端子は接続され、前記第３のゲートと前記第４のゲートと前記第１の出力端子は接続されることを特徴とする。
また、前記第１のゲートと前記第２のゲートと前記第２の出力端子とを接続する第１のコンタクトを有し、前記第３のゲートと前記第４のゲートと前記第１の出力端子とを接続する第２のコンタクトを有することを特徴とする。
また、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有し、前記第４の第１導電型半導体層と前記第３の第２導電型半導体層との間に形成された第２の接続領域を有することを特徴とする。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第１の出力端子と前記第２の出力端子は金属からなることを特徴とする。
また、前記第１の出力端子と前記第２の出力端子は半導体からなることを特徴とする。
また、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートと前記第６のゲートは金属からなることを特徴とする。
また、前記第２の第２導電型半導体層に接続された第１の電源供給線と、前記第４の第２導電型半導体層に接続された第２の電源供給線と、前記第６の第１導電型半導体層に接続された第１のビット線と、前記第８の第１導電型半導体層に接続された第２のビット線と、を有することを特徴とする。
また、前記第１の柱状半導体層は、１行１列目に配置され、前記第２の柱状半導体層は、２行２列目に配置され、前記第３の柱状半導体層は、１行２列目に配置され、前記第４の柱状半導体層は、２行１列目に配置されることを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１の第２導電型半導体層と第１のボディ領域、第２の第２導電型半導体層、第１の第１導電型半導体層、第２のボディ領域、第２の第１導電型半導体層が基板側からこの順に形成された前記第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第２導電型半導体層と前記第１の第１導電型半導体層とに接続する第１の出力端子と、前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記半導体基板上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第３のボディ領域、第４の第２導電型半導体層、第３の第１導電型半導体層、第４のボディ領域、第４の第１導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第４の第２導電型半導体層と前記第３の第１導電型半導体層とに接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、を備え、前記第５の第１導電型半導体層は前記第２の出力端子に接続され、前記第７の第１導電型半導体層は前記第１の出力端子に接続され、前記第１のゲートと前記第２のゲートと前記第２の出力端子は接続され、前記第３のゲートと前記第４のゲートと前記第１の出力端子は接続されることを特徴とする。
また、前記第１のゲートと前記第２のゲートと前記第２の出力端子とを接続する第１のコンタクトを有し、前記第３のゲートと前記第４のゲートと前記第１の出力端子とを接続する第２のコンタクトを有することを特徴とする。
また、前記第２の第２導電型半導体層と前記第１の第１導電型半導体層との間に形成された第１の接続領域を有し、前記第４の第２導電型半導体層と前記第３の第１導電型半導体層との間に形成された第２の接続領域を有することを特徴とする。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第１の出力端子と前記第２の出力端子は金属からなることを特徴とする。
また、前記第１の出力端子と前記第２の出力端子は半導体からなることを特徴とする。
前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートと前記第６のゲートは金属からなることを特徴とする。
また、前記第２の第１導電型半導体層に接続された第１の接地線と、前記第４の第１導電型半導体層に接続された第２の接地線と、前記第６の第１導電型半導体層に接続された第１のビット線と、前記第８の第１導電型半導体層に接続された第２のビット線と、を有することを特徴とする。
また、前記第１の柱状半導体層は、１行１列目に配置され、前記第２の柱状半導体層は、２行２列目に配置され、前記第３の柱状半導体層は、１行２列目に配置され、前記第４の柱状半導体層は、２行１列目に配置されることを特徴とする。
本発明によれば、一本の柱状半導体層でインバータが形成された高集積な半導体装置を提供することができる。
また、半導体基板上に形成された第９の第１導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１の第１導電型半導体層と第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層が基板側からこの順に形成された前記第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する第１の出力端子と、前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記半導体基板上に形成された第２の柱状半導体層であって、第３の第１導電型半導体層と第３のボディ領域、第４の第１導電型半導体層、第３の第２導電型半導体層、第４のボディ領域、第４の第２導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第４の第１導電型半導体層と前記第３の第２導電型半導体層とに接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、を備え、前記第５の第１導電型半導体層を前記第２の出力端子に接続し、前記第７の第１導電型半導体層を前記第１の出力端子に接続し、前記第１のゲートと前記第２のゲートと前記第２の出力端子を接続し、前記第３のゲートと前記第４のゲートと前記第１の出力端子を接続したことにより、一本の半導体柱で形成されたインバータが形成されるため、１本の柱状半導体層の面積でインバータを実現することができ、４本の柱状半導体層で高集積なＳＲＡＭを実現することができる。
また、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有し、前記第４の第１導電型半導体層と前記第３の第２導電型半導体層との間に形成された第２の接続領域を有することにより、第２の第１導電型半導体層と第１の第２導電型半導体層とを分離することができ、第４の第１導電型半導体層と第３の第２導電型半導体層とを分離することができる。
また、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１の第２導電型半導体層と第１のボディ領域、第２の第２導電型半導体層、第１の第１導電型半導体層、第２のボディ領域、第２の第１導電型半導体層が基板側からこの順に形成された前記第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第２導電型半導体層と前記第１の第１導電型半導体層とに接続する第１の出力端子と、前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記半導体基板上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第３のボディ領域、第４の第２導電型半導体層、第３の第１導電型半導体層、第４のボディ領域、第４の第１導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第４の第２導電型半導体層と前記第３の第１導電型半導体層とに接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、を備え、前記第５の第１導電型半導体層を前記第２の出力端子に接続し、前記第７の第１導電型半導体層を前記第１の出力端子に接続し、前記第１のゲートと前記第２のゲートと前記第２の出力端子を接続し、前記第３のゲートと前記第４のゲートと前記第１の出力端子を接続することにより、ｎＭＯＳの選択トランジスタと、ｎＭＯＳのドライバトランジスタとが同じ階層となり、製作時に、リソグラフィ工程を少なくすることができる。
（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＸ２−Ｘ２’線での断面図である。（Ｄ）は（Ａ）のＹ１−Ｙ１’線での断面図である。 （Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＸ２−Ｘ２’線での断面図である。（Ｄ）は（Ａ）のＹ１−Ｙ１’線での断面図である。
以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図１に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
シリコン基板１０１上に形成された第９の第１導電型シリコン層１０２と、前記シリコン基板１０１上に形成された第１の柱状シリコン層１０３であって、第１の第１導電型シリコン層１０７と第１のボディ領域１０８、第２の第１導電型シリコン層１０９、第１の第２導電型シリコン層１１１、第２のボディ領域１１２、第２の第２導電型シリコン層１１３が基板側からこの順に形成された前記第1の柱状シリコン層１０３と、前記第１のボディ領域１０８の周囲に形成された第１のゲート絶縁膜１１４と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート１１５と、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜１１６と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート１１７と、前記第２の第１導電型シリコン層１０９と前記第１の第２導電型シリコン層１１１とに接続する第１の出力端子１３９と、前記シリコン基板１０１上に形成された第３の柱状シリコン層１０５であって、第５の第１導電型シリコン層１１８と第５のボディ領域１１９、第６の第１導電型シリコン層１２０が基板側からこの順に形成された前記第３の柱状シリコン層１０５と、前記第５のボディ領域１１９の周囲に形成された第５のゲート絶縁膜１２１と、前記第５のゲート絶縁膜１２１の周囲に形成された第５のゲート１２２と、前記シリコン基板１０１上に形成された第２の柱状シリコン層１０４であって、第３の第１導電型シリコン層１２３と第３のボディ領域１２４、第４の第１導電型シリコン層１２５、第３の第２導電型シリコン層１２７、第４のボディ領域１２８、第４の第２導電型シリコン層１２９が基板側からこの順に形成された前記第２の柱状シリコン層１０４と、前記第３のボディ領域１２４の周囲に形成された第３のゲート絶縁膜１３０と、前記第３のゲート絶縁膜１３０の周囲に形成された第３のゲート１３１と、前記第４のボディ領域１２８の周囲に形成された第４のゲート絶縁膜１３２と、前記第４のゲート絶縁膜１３２の周囲に形成された第４のゲート１３３と、前記第４の第１導電型シリコン層１２５と前記第３の第２導電型シリコン層１２７とに接続する第２の出力端子１４０と、前記シリコン基板１０１上に形成された第４の柱状シリコン層１０６であって、第７の第１導電型シリコン層１３４と第６のボディ領域１３５、第８の第１導電型シリコン層１３６が基板側からこの順に形成された前記第４の柱状シリコン層１０６と、前記第６のボディ領域１３５の周囲に形成された第６のゲート絶縁膜１３７と、前記第６のゲート絶縁膜１３７の周囲に形成された第６のゲート１３８と、を備え、前記第５の第１導電型シリコン層１１８は前記第２の出力端子１４０に接続され、前記第７の第１導電型シリコン層１３４は前記第１の出力端子１３９に接続され、前記第１のゲート１１５と前記第２のゲート１１７と前記第２の出力端子１４０は接続され、前記第３のゲート１３１と前記第４のゲート１３３と前記第１の出力端子１３９は接続されている。
また、前記第１のゲート１１５と前記第２のゲート１１７と前記第２の出力端子１４０とを接続する第１のコンタクト１４１を有し、前記第３のゲート１３１と前記第４のゲート１３３と前記第１の出力端子１３９とを接続する第２のコンタクト１４２を有する。
また、前記第２の第１導電型シリコン層１０９と前記第１の第２導電型シリコン層１１１との間に形成された第１の接続領域１１０を有し、前記第４の第１導電型シリコン層１２５と前記第３の第２導電型シリコン層１２７との間に形成された第２の接続領域１２６を有する。接続領域は、低濃度のシリコン、もしくは、ノンドープのシリコンが好ましい。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
また、前記第１の出力端子１３９と前記第２の出力端子１４０は金属であることが好ましい。
また、前記第１の出力端子１３９と前記第２の出力端子１４０はシリコンであってもよい。出力端子をシリコンとしたとき、出力端子をシリサイド化してもよい。
また、前記第１のゲート１１５と前記第２のゲート１１７と前記第３のゲート１３１と前記第４のゲート１３３と前記第５のゲート１２２と前記第６のゲート１３８はトランジスタのしきい値を調整するため、金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第１のゲート絶縁膜１１４と第２のゲート絶縁膜１１６と第３のゲート絶縁膜１３０と第４のゲート絶縁膜１３２と第５のゲート絶縁膜１２１と第６のゲート絶縁膜１３７は、酸化膜、酸窒化膜、高誘電体膜であることが好ましい。
また、前記第２の第２導電型シリコン層１１３に接続された第１の電源供給線１４３と、前記第４の第２導電型シリコン層１２９に接続された第２の電源供給線１４６と、前記第６の第１導電型シリコン層１２０に接続された第１のビット線１４４と、前記第８の第１導電型シリコン層１３６に接続された第２のビット線１４５と、を有する。接地電圧は、第９の第１導電型シリコン層１０２を介して、第１の第１導電型シリコン層１０７と第３の第１導電型シリコン層１２３とに印加される。
また、前記第１の柱状シリコン層１０３は、１行１列目に配置され、前記第２の柱状シリコン層１０４は、２行２列目に配置され、前記第３の柱状シリコン層１０５は、１行２列目に配置され、前記第４の柱状シリコン層１０６は、２行１列目に配置される。この配置により、柱状半導体層を４角形の頂点に配置することができる。
次に、本発明の他の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図２に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
シリコン基板２０１上に形成された第５の第２導電型シリコン層２０２と、前記シリコン基板２０１上に形成された第１の柱状シリコン層２０３であって、第１の第２導電型シリコン層２０７と第１のボディ領域２０８、第２の第２導電型シリコン層２０９、第１の第１導電型シリコン層２１１、第２のボディ領域２１２、第２の第１導電型シリコン層２１３が基板側からこの順に形成された前記第1の柱状シリコン層２０３と、前記第１のボディ領域２０８の周囲に形成された第１のゲート絶縁膜２１４と、前記第１のゲート絶縁膜２１４の周囲に形成された第１のゲート２１５と、前記第２のボディ領域２１２の周囲に形成された第２のゲート絶縁膜２１６と、前記第２のゲート絶縁膜２１６の周囲に形成された第２のゲート２１７と、前記第２の第２導電型シリコン層２０９と前記第１の第１導電型シリコン層２１１とに接続する第１の出力端子２３９と、前記シリコン基板２０１上に形成された第３の柱状シリコン層２０５であって、第５の第１導電型シリコン層２１８と第５のボディ領域２１９、第６の第１導電型シリコン層２２０が基板側からこの順に形成された前記第３の柱状シリコン層２０５と、前記第５のボディ領域２１９の周囲に形成された第５のゲート絶縁膜２２１と、前記第５のゲート絶縁膜２２１の周囲に形成された第５のゲート２２２と、前記シリコン基板２０１上に形成された第２の柱状シリコン層２０４であって、第３の第２導電型シリコン層２２３と第３のボディ領域２２４、第４の第２導電型シリコン層２２５、第３の第１導電型シリコン層２２７、第４のボディ領域２２８、第４の第１導電型シリコン層２２９が基板側からこの順に形成された前記第２の柱状シリコン層２０４と、前記第３のボディ領域２２４の周囲に形成された第３のゲート絶縁膜２３０と、前記第３のゲート絶縁膜２３０の周囲に形成された第３のゲート２３１と、前記第４のボディ領域２２８の周囲に形成された第４のゲート絶縁膜２３２と、前記第４のゲート絶縁膜２３２の周囲に形成された第４のゲート２３３と、前記第４の第２導電型シリコン層２２５と前記第３の第１導電型シリコン層２２７とに接続する第２の出力端子２４０と、前記シリコン基板２０１上に形成された第４の柱状シリコン層２０６であって、第７の第１導電型シリコン層２３４と第６のボディ領域２３５、第８の第１導電型シリコン層２３６が基板側からこの順に形成された前記第４の柱状シリコン層２０６と、前記第６のボディ領域２３５の周囲に形成された第６のゲート絶縁膜２３７と、前記第６のゲート絶縁膜２３７の周囲に形成された第６のゲート２３８と、を備え、前記第５の第１導電型シリコン層２１８は前記第２の出力端子２４０に接続され、前記第７の第１導電型シリコン層２３４は前記第１の出力端子２３９に接続され、前記第１のゲート２１５と前記第２のゲート２１７と前記第２の出力端子２４０は接続され、前記第３のゲート２３１と前記第４のゲート２３３と前記第１の出力端子２３９は接続されている。ｎＭＯＳの選択トランジスタと、ｎＭＯＳのドライバトランジスタとが同じ階層となり、製作時に、リソグラフィ工程を少なくすることができる。
また、前記第１のゲート２１５と前記第２のゲート２１７と前記第２の出力端子２４０とを接続する第１のコンタクト２４１を有し、前記第３のゲート２３１と前記第４のゲート２３３と前記第１の出力端子２３９とを接続する第２のコンタクト２４２を有する。
また、前記第２の第２導電型シリコン層２０９と前記第１の第１導電型シリコン層２１１との間に形成された第１の接続領域２１０を有し、前記第４の第２導電型シリコン層２２５と前記第３の第１導電型シリコン層２２７との間に形成された第２の接続領域２２６を有する。接続領域は、低濃度のシリコン、もしくは、ノンドープのシリコンが好ましい。
また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることが好ましい。
また、前記第１の出力端子２３９と前記第２の出力端子２４０は金属からなることが好ましい。
また、前記第１の出力端子２３９と前記第２の出力端子２４０はシリコンであってもよい。出力端子をシリコンとしたとき、出力端子をシリサイド化してもよい。
また、前記第１のゲート２１５と前記第２のゲート２１７と前記第３のゲート２３１と前記第４のゲート２３３と前記第５のゲート２２２と前記第６のゲート２３８はトランジスタのしきい値を調整するため、金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第１のゲート絶縁膜２１４と第２のゲート絶縁膜２１６と第３のゲート絶縁膜２３０と第４のゲート絶縁膜２３２と第５のゲート絶縁膜２２１と第６のゲート絶縁膜２３７は、酸化膜、酸窒化膜、高誘電体膜であることが好ましい。
また、前記第２の第１導電型シリコン層２１３に接続された第１の接地線２４３と、前記第４の第１導電型シリコン層２２９に接続された第２の接地線２４６と、前記第６の第１導電型シリコン層２２０に接続された第１のビット線２４４と、前記第８の第１導電型シリコン層２３６に接続された第２のビット線２４５と、を有する。電源電圧は、第５の第２導電型シリコン層２０２を介して、第１の第２導電型シリコン層２０７と第３の第２導電型シリコン層２２３とに印加される。
また、前記第１の柱状シリコン層２０３は、１行１列目に配置され、前記第２の柱状シリコン層２０４は、２行２列目に配置され、前記第３の柱状シリコン層２０５は、１行２列目に配置され、前記第４の柱状シリコン層２０６は、２行１列目に配置される。この配置により、柱状半導体層を４角形の頂点に配置することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第９の第１導電型シリコン層
１０３．第１の柱状シリコン層
１０４．第２の柱状シリコン層
１０５．第３の柱状シリコン層
１０６．第４の柱状シリコン層
１０７．第１の第１導電型シリコン層
１０８．第１のボディ領域
１０９．第２の第１導電型シリコン層
１１０．第１の接続領域
１１１．第１の第２導電型シリコン層
１１２．第２のボディ領域
１１３．第２の第２導電型シリコン層
１１４．第１のゲート絶縁膜
１１５．第１のゲート
１１６．第２のゲート絶縁膜
１１７．第２のゲート
１１８．第５の第１導電型シリコン層
１１９．第５のボディ領域
１２０．第６の第１導電型シリコン層
１２１．第５のゲート絶縁膜
１２２．第５のゲート
１２３．第３の第１導電型シリコン層
１２４．第３のボディ領域
１２５．第４の第１導電型シリコン層
１２６．第２の接続領域
１２７．第３の第２導電型シリコン層
１２８．第４のボディ領域
１２９．第４の第２導電型シリコン層
１３０．第３のゲート絶縁膜
１３１．第３のゲート
１３２．第４のゲート絶縁膜
１３３．第４のゲート
１３４．第７の第１導電型シリコン層
１３５．第６のボディ領域
１３６．第８の第１導電型シリコン層
１３７．第６のゲート絶縁膜
１３８．第６のゲート
１３９．第１の出力端子
１４０．第２の出力端子
１４１．第１のコンタクト
１４２．第２のコンタクト
１４３．第１の電源供給線
１４４．第１のビット線
１４５．第２のビット線
１４６．第２の電源供給線
２０１．シリコン基板
２０２．第５の第２導電型シリコン層
２０３．第１の柱状シリコン層
２０４．第２の柱状シリコン層
２０５．第３の柱状シリコン層
２０６．第４の柱状シリコン層
２０７．第１の第２導電型シリコン層
２０８．第１のボディ領域
２０９．第２の第２導電型シリコン層
２１０．第１の接続領域
２１１．第１の第１導電型シリコン層
２１２．第２のボディ領域
２１３．第２の第１導電型シリコン層
２１４．第１のゲート絶縁膜
２１５．第１のゲート
２１６．第２のゲート絶縁膜
２１７．第２のゲート
２１８．第５の第１導電型シリコン層
２１９．第５のボディ領域
２２０．第６の第１導電型シリコン層
２２１．第５のゲート絶縁膜
２２２．第５のゲート
２２３．第３の第２導電型シリコン層
２２４．第３のボディ領域
２２５．第４の第２導電型シリコン層
２２６．第２の接続領域
２２７．第３の第１導電型シリコン層
２２８．第４のボディ領域
２２９．第４の第１導電型シリコン層
２３０．第３のゲート絶縁膜
２３１．第３のゲート
２３２．第４のゲート絶縁膜
２３３．第４のゲート
２３４．第７の第１導電型シリコン層
２３５．第６のボディ領域
２３６．第８の第１導電型シリコン層
２３７．第６のゲート絶縁膜
２３８．第６のゲート
２３９．第１の出力端子
２４０．第２の出力端子
２４１．第１のコンタクト
２４２．第２のコンタクト
２４３．第１の接地線
２４４．第１のビット線
２４５．第２のビット線
２４６．第２の接地線

Claims (18)

  1. 半導体基板上に形成された第９の第１導電型半導体層と、
    前記半導体基板上に形成された第１の柱状半導体層であって、第１の第１導電型半導体層と第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層が基板側からこの順に形成された前記第１の柱状半導体層と、
    前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
    前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
    前記第２の第１導電型半導体層の側面と前記第１の第２導電型半導体層の側面とに接続する第１の出力端子と、
    前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、
    前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、
    前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、
    前記第２の第２導電型半導体層の上面と前記第６の第１導電型半導体層の上面の高さは同じであって、
    前記半導体基板上に形成された第２の柱状半導体層であって、第３の第１導電型半導体層と第３のボディ領域、第４の第１導電型半導体層、第３の第２導電型半導体層、第４のボディ領域、第４の第２導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、
    前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、
    前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、
    前記第４の第１導電型半導体層の側面と前記第３の第２導電型半導体層の側面とに接続する第２の出力端子と、
    前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、
    前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、
    前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、
    前記第４の第２導電型半導体層の上面と前記第８の第１導電型半導体層の上面の高さは同じであって、
    を備え、
    前記第５の第１導電型半導体層は前記第２の出力端子に接続され、
    前記第７の第１導電型半導体層は前記第１の出力端子に接続され、
    前記第１のゲートと前記第２のゲートと前記第２の出力端子は接続され、
    前記第３のゲートと前記第４のゲートと前記第１の出力端子は接続されることを特徴とする半導体装置。
  2. 前記第１のゲートと前記第２のゲートと前記第２の出力端子とを接続する第１のコンタクトを有し、
    前記第３のゲートと前記第４のゲートと前記第１の出力端子とを接続する第２のコンタクトを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有し、
    前記第４の第１導電型半導体層と前記第３の第２導電型半導体層との間に形成された第２の接続領域を有し、
    前記第１の接続領域は前記第１の柱状半導体層の一部でありノンドープであって、
    前記第２の接続領域は前記第２の柱状半導体層の一部でありノンドープであることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の出力端子と前記第２の出力端子は金属からなることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の出力端子と前記第２の出力端子は半導体からなることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートと前記第６のゲートは金属からなることを特徴とする請求項１に記載の半導体装置。
  8. 前記第２の第２導電型半導体層に接続された第１の電源供給線と、
    前記第４の第２導電型半導体層に接続された第２の電源供給線と、
    前記第６の第１導電型半導体層に接続された第１のビット線と、
    前記第８の第１導電型半導体層に接続された第２のビット線と、
    を有することを特徴とする請求項１に記載の半導体装置。
  9. 前記第１の柱状半導体層は、１行１列目に配置され、
    前記第２の柱状半導体層は、２行２列目に配置され、
    前記第３の柱状半導体層は、１行２列目に配置され、
    前記第４の柱状半導体層は、２行１列目に配置されることを特徴とする請求項１に記載の半導体装置。
  10. 半導体基板上に形成された第５の第２導電型半導体層と、
    前記半導体基板上に形成された第１の柱状半導体層であって、第１の第２導電型半導体層と第１のボディ領域、第２の第２導電型半導体層、第１の第１導電型半導体層、第２のボディ領域、第２の第１導電型半導体層が基板側からこの順に形成された前記第１の柱状半導体層と、
    前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
    前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
    前記第２の第２導電型半導体層の側面と前記第１の第１導電型半導体層の側面とに接続する第１の出力端子と、
    前記半導体基板上に形成された第３の柱状半導体層であって、第５の第１導電型半導体層と第５のボディ領域、第６の第１導電型半導体層が基板側からこの順に形成された前記第３の柱状半導体層と、
    前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、
    前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、
    前記第２の第１導電型半導体層の上面と第６の第１導電型半導体層の上面の高さは同じであって、
    前記半導体基板上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第３のボディ領域、第４の第２導電型半導体層、第３の第１導電型半導体層、第４のボディ領域、第４の第１導電型半導体層が基板側からこの順に形成された前記第２の柱状半導体層と、
    前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、
    前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、
    前記第４の第２導電型半導体層の側面と前記第３の第１導電型半導体層の側面とに接続する第２の出力端子と、
    前記半導体基板上に形成された第４の柱状半導体層であって、第７の第１導電型半導体層と第６のボディ領域、第８の第１導電型半導体層が基板側からこの順に形成された前記第４の柱状半導体層と、
    前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、
    前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、
    前記第４の第１導電型半導体層の上面と第８の第１導電型半導体層の上面の高さは同じであって、
    を備え、
    前記第５の第１導電型半導体層は前記第２の出力端子に接続され、
    前記第７の第１導電型半導体層は前記第１の出力端子に接続され、
    前記第１のゲートと前記第２のゲートと前記第２の出力端子は接続され、
    前記第３のゲートと前記第４のゲートと前記第１の出力端子は接続されることを特徴とする半導体装置。
  11. 前記第１のゲートと前記第２のゲートと前記第２の出力端子とを接続する第１のコンタクトを有し、
    前記第３のゲートと前記第４のゲートと前記第１の出力端子とを接続する第２のコンタクトを有することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の第２導電型半導体層と前記第１の第１導電型半導体層との間に形成された第１の接続領域を有し、
    前記第４の第２導電型半導体層と前記第３の第１導電型半導体層との間に形成された第２の接続領域を有し、
    前記第１の接続領域は前記第１の柱状半導体層の一部でありノンドープであって、
    前記第２の接続領域は前記第２の柱状半導体層の一部でありノンドープであることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１０に記載の半導体装置。
  14. 前記第１の出力端子と前記第２の出力端子は金属からなることを特徴とする請求項１０に記載の半導体装置。
  15. 前記第１の出力端子と前記第２の出力端子は半導体からなることを特徴とする請求項１０に記載の半導体装置。
  16. 前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートと前記第６のゲートは金属からなることを特徴とする請求項１０に記載の半導体装置。
  17. 前記第２の第１導電型半導体層に接続された第１の接地線と、
    前記第４の第１導電型半導体層に接続された第２の接地線と、
    前記第６の第１導電型半導体層に接続された第１のビット線と、
    前記第８の第１導電型半導体層に接続された第２のビット線と、
    を有することを特徴とする請求項１０に記載の半導体装置。
  18. 前記第１の柱状半導体層は、１行１列目に配置され、
    前記第２の柱状半導体層は、２行２列目に配置され、
    前記第３の柱状半導体層は、１行２列目に配置され、
    前記第４の柱状半導体層は、２行１列目に配置されることを特徴とする請求項１０に記載の半導体装置。
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