JP6527831B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6527831B2
JP6527831B2 JP2016039872A JP2016039872A JP6527831B2 JP 6527831 B2 JP6527831 B2 JP 6527831B2 JP 2016039872 A JP2016039872 A JP 2016039872A JP 2016039872 A JP2016039872 A JP 2016039872A JP 6527831 B2 JP6527831 B2 JP 6527831B2
Authority
JP
Japan
Prior art keywords
metal
silicon
insulator
work function
surrounding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016039872A
Other languages
English (en)
Other versions
JP2016129247A (ja
Inventor
舛岡　富士雄
富士雄 舛岡
広記 中村
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2016039872A priority Critical patent/JP6527831B2/ja
Publication of JP2016129247A publication Critical patent/JP2016129247A/ja
Application granted granted Critical
Publication of JP6527831B2 publication Critical patent/JP6527831B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献４を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献５を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
そこで、本発明は、トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを目的とする。
本発明の半導体装置は、１０17ｃｍ-3以下の不純物濃度の柱状半導体と、前記柱状半導体を囲む第１の絶縁物と、前記柱状半導体の一端の前記第１の絶縁物を取り囲む第１の金属と、前記柱状半導体の他方の一端の前記第１の絶縁物を取り囲む第２の金属と、前記第１の金属と前記第２の金属とに挟まれた領域で前記第１の絶縁物を取り囲む第３の金属と、前記第１の金属と前記第３の金属との間に形成された第２の絶縁物と、前記第２の金属と前記第３の金属との間に形成された第３の絶縁物と、前記第１の金属と前記柱状半導体の一端とを接続する第４の金属と、前記第２の金属と前記柱状半導体の他方の一端とを接続する第５の金属を有し、前記第３の金属の仕事関数は４．２ｅＶから５．０ｅＶの間であることを特徴とする。
また、前記半導体は、シリコンであることを特徴とする。
また、前記第１の金属と前記第２の金属の仕事関数は４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１の金属と前記第２の金属の仕事関数は５．０ｅＶから５．２ｅＶの間であることを特徴とする。
本発明によれば、トランジスタを金属とシリコンとの仕事関数差によって形成する構造を持つＳＧＴを提供することができる。
前記柱状シリコンの一端の前記第１の絶縁物を取り囲む第１の金属と、前記柱状シリコンの他方の一端の前記第１の絶縁物を取り囲む第２の金属と、によって、金属とシリコンとの仕事関数差によってキャリアが誘起されるため、第１の金属と前記第２の金属の仕事関数が４．０ｅＶから４．２ｅＶの間であればｎ型トランジスタとなり、前記第１の金属と前記第２の金属の仕事関数が５．０ｅＶから５．２ｅＶの間であればｐ型トランジスタとなる。不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入が不要となる。
（ａ）は本発明に係る半導体装置の鳥瞰図である。（ｂ）は（ａ）のＸ−Ｘ’面での断面図である。
以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置を、図１を参照しながら説明する。
基板１１０上に、１０17ｃｍ-3以下の不純物濃度の柱状シリコン１０１と、前記柱状シリコン１０１を囲む第１の絶縁物１０２と、前記柱状シリコン１０１の一端の前記第１の絶縁物１０２を取り囲む第１の金属１０４と、前記柱状シリコン１０１の他方の一端の前記第１の絶縁物１０２を取り囲む第２の金属１０５と、前記第１の金属１０４と前記第２の金属１０５とに挟まれた領域で前記第１の絶縁物１０２を取り囲む第３の金属１０３と、前記第１の金属１０４と前記第３の金属１０３との間に形成された第２の絶縁物１０７と、前記第２の金属１０５と前記第３の金属１０３との間に形成された第３の絶縁物１０６と、前記第１の金属１０４と前記柱状シリコン１０１の一端とを接続する第４の金属１０８と、前記第２の金属１０５と前記柱状シリコン１０１の他方の一端とを接続する第５の金属１０９を有し、前記第３の金属１０３の仕事関数は４．２ｅＶから５．０ｅＶの間であることを特徴とする。
第４の金属１０８により、前記第１の金属１０４と前記柱状シリコン１０１の一端とは同電位が印加される。
第５の金属１０９により、前記第２の金属１０５と前記柱状シリコン１０１の他方の一端とは同電位が印加される。
従って、柱状シリコン１０１の一端と他方の一端は、金属とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
前記第１の金属１０４と前記第２の金属１０５の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン１０１の一端と他方の一端は、ｎ型シリコンとして機能する。前記第１の金属１０４と前記第２の金属１０５は、例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
前記第１の金属１０４と前記第２の金属１０５の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン１０１の一端と他方の一端は、ｐ型シリコンとして機能する。前記第１の金属１０４と前記第２の金属１０５は、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
このとき、前記第３の金属１０３の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。
上記により、前記第１の金属１０４と前記第２の金属１０５の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン１０１の一端と他方の一端は、ｎ型シリコンのソースドレインとして機能し、柱状シリコン１０１の第３の金属１０３に取り囲まれる部分は、ｉ型シリコン、もしくは薄い濃度のｎ型シリコン、もしくは薄い濃度のｐ型シリコンとして機能する。従って、ｎ型トランジスタとして機能する。
また、前記第１の金属１０４と前記第２の金属１０５の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン１０１の一端と他方の一端は、ｐ型シリコンのソースドレインとして機能し、柱状シリコン１０１の第３の金属１０３に取り囲まれる部分は、ｉ型シリコン、もしくは薄い濃度のｎ型シリコン、もしくは薄い濃度のｐ型シリコンとして機能する。従って、ｐ型トランジスタとして機能する。
以上により、不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入が不要となる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
１０１．柱状シリコン
１０２．第１の絶縁物
１０３．第３の金属
１０４．第１の金属
１０５．第２の金属
１０６．第３の絶縁物
１０７．第２の絶縁物
１０８．第４の金属
１０９．第５の金属
１１０．基板

Claims (3)

  1. １０17ｃｍ-3以下の不純物濃度のシリコンからなる柱状半導体と、
    前記柱状半導体の側面を囲む第１の絶縁物と、
    前記柱状半導体の一端の前記第１の絶縁物の周囲を取り囲む第１の金属と、
    前記柱状半導体の他方の一端の前記第１の絶縁物の周囲を取り囲む第２の金属と、
    前記第１の金属と前記第２の金属とに挟まれた領域で前記第１の絶縁物を取り囲む第３の金属とを有し、
    前記第１の金属と前記第３の金属とは電気的に絶縁しているのであって、
    前記第２の金属と前記第３の金属とは電気的に絶縁しているのであって、
    前記第１の金属と前記柱状半導体の一端とは電気的に接続しているのであって、
    前記第２の金属と前記柱状半導体の他方の一端とは電気的に接続しているのであって、
    前記第１の金属と前記第２の金属の仕事関数は４．０ｅＶから４．２ｅＶの間であることを特徴とする半導体装置。
  2. １０17ｃｍ-3以下の不純物濃度のシリコンからなる柱状半導体と、
    前記柱状半導体の側面を囲む第１の絶縁物と、
    前記柱状半導体の一端の前記第１の絶縁物の周囲を取り囲む第１の金属と、
    前記柱状半導体の他方の一端の前記第１の絶縁物の周囲を取り囲む第２の金属と、
    前記第１の金属と前記第２の金属とに挟まれた領域で前記第１の絶縁物を取り囲む第３の金属とを有し、
    前記第１の金属と前記第３の金属とは電気的に絶縁しているのであって、
    前記第２の金属と前記第３の金属とは電気的に絶縁しているのであって、
    前記第１の金属と前記柱状半導体の一端とは電気的に接続していのであって、
    前記第２の金属と前記柱状半導体の他方の一端とは電気的に接続しているのであって、
    前記第１の金属と前記第２の金属の仕事関数は５．０ｅＶから５．２ｅＶの間であることを特徴とする半導体装置。
  3. 前記第３の金属の仕事関数は４．２ｅＶから５．０ｅＶの間であることを特徴とする請求項１又は２に記載の半導体装置。
JP2016039872A 2016-03-02 2016-03-02 半導体装置 Expired - Fee Related JP6527831B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016039872A JP6527831B2 (ja) 2016-03-02 2016-03-02 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016039872A JP6527831B2 (ja) 2016-03-02 2016-03-02 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014192273A Division JP5897676B2 (ja) 2014-09-22 2014-09-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2016129247A JP2016129247A (ja) 2016-07-14
JP6527831B2 true JP6527831B2 (ja) 2019-06-05

Family

ID=56384514

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016039872A Expired - Fee Related JP6527831B2 (ja) 2016-03-02 2016-03-02 半導体装置

Country Status (1)

Country Link
JP (1) JP6527831B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891234B1 (en) * 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4108537B2 (ja) * 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
KR100861236B1 (ko) * 2007-04-10 2008-10-02 경북대학교 산학협력단 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
JP5204121B2 (ja) * 2007-10-29 2013-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体構造及び当該半導体構造の製造方法

Also Published As

Publication number Publication date
JP2016129247A (ja) 2016-07-14

Similar Documents

Publication Publication Date Title
US9837503B2 (en) Transistor having metal electrodes surrounding a semiconductor pillar body and corresponding work-function-induced source/drain regions
JP5752810B2 (ja) 半導体装置
JP5670605B2 (ja) 半導体装置
US20170338340A1 (en) Semiconductor device
JP5954597B2 (ja) 半導体装置
JP5676807B1 (ja) 半導体装置
JP6527835B2 (ja) 半導体装置
JP6527831B2 (ja) 半導体装置
JP6527839B2 (ja) 半導体装置
JP6250210B2 (ja) 半導体装置
JP6129387B2 (ja) 半導体装置
JP6082489B2 (ja) 半導体装置
JP5917672B2 (ja) 半導体装置
JP5897676B2 (ja) 半導体装置
JP5911948B2 (ja) 半導体装置
JP5980288B2 (ja) 半導体装置
JP6114434B2 (ja) 半導体装置
JP5833214B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6267369B2 (ja) 半導体装置及び半導体装置の製造方法
JP6159777B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2015167258A (ja) 半導体装置
JP5926423B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170306

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171010

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190513

R150 Certificate of patent or registration of utility model

Ref document number: 6527831

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees