JP5926423B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。

従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。その後、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成後、コンタクトストッパーとして窒化膜を堆積後、層間膜として酸化膜を形成し、コンタクトエッチングを行っている。

コンタクトを形成するための酸化膜エッチングは平坦部において窒化膜に対して高い選択比を有するが、窒化膜肩部において平坦部に比べ選択比が低下することが知られている。

ＳＧＴのシリコン柱は微細化とともにその柱径が小さくなるから、平坦部が減少する。また、窒化膜サイドウォールは窒化膜肩部であるから、酸化膜エッチングに対して選択比が低下する。従って、シリコン柱上にコンタクトを形成するための酸化膜エッチングを行うと、窒化膜でエッチングがとまらず、コンタクト孔がゲートに達し、シリコン柱上とゲートとが短絡することとなる。

ＳＧＴのシリコン柱上にエピタキシャル半導体層を形成し、コンタクトとゲート間の短絡が発生しないようにする構造が提案されている（例えば特許文献５）。しかしながら、エピタキシャル成長を行うには、シリコン柱上部側壁とゲート電極上部に絶縁膜サイドウォールを形成する必要がある。ゲートにポリシリコンが使用されている場合にはゲートにもシリコンが成長する。従って、絶縁膜サイドウォールの高さ以上にエピタキシャル成長を行うと、ゲートとシリコン柱上部とが短絡することとなる。

一方で、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成するため、シリコン柱上部には上方からイオンが注入されるので、深い拡散層を形成する必要がある。深い拡散層を形成すると、その拡散層の横方向の広がりも大きくなる。すなわち高集積化が難しくなる。

また、シリコン柱が細くなると、シリコンの密度は５×１０²²個／ｃｍ³であるから、シリコン柱内に不純物を存在させることが難しくなってくる。

平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。

特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報 特開２０１０−２５８３４５号公報 特開平１１−２９７９８４号公報

そこで、本発明は、シリコン柱上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することを目的とする。

本発明に係る第１の半導体装置は、シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第１のゲート電極に接続されたゲート配線と、
前記第１の柱状シリコン層の上部に形成された第１の第１導電型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第１導電型拡散層と、
前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールと、
前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のコンタクトと、を備え、
前記第１のコンタクトは前記第１のサイドウォールのポリシリコンと接続し、
前記第１のサイドウォールのポリシリコンの導電型は第１導電型であることを特徴とする。

前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有することを特徴とすることが好ましい。

前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあることを特徴とすることが好ましい。

前記第１のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とすることが好ましい。

本発明に係る第２の半導体装置は、前記第１の半導体装置において、さらに、
前記シリコン基板上に形成された前記平面状シリコン層と、
前記平面状シリコン層上に形成された第２の柱状シリコン層と、
前記第２の柱状シリコン層の周囲に形成された前記ゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第２のゲート電極に接続された前記ゲート配線と、
前記第２の柱状シリコン層の上部に形成された第１の第２導電型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２の第２導電型拡散層と、
前記第２の柱状シリコン層の上部側壁と前記第２のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第２のサイドウォールと、
前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のコンタクトと、を備え、
前記第２のコンタクトは前記第２のサイドウォールのポリシリコンと接続し、
前記第２のサイドウォールのポリシリコンの導電型は第２導電型であることを特徴とする半導体装置を更に備えることを特徴とする。

前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有し、前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のシリサイドを有することを特徴とすることが好ましい。

前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあり、前記第１の第２導電型拡散層の下面は、前記第２のゲート電極の上面より上にあることを特徴とすることが好ましい。

前記第１のゲート電極は、金属とポリシリコンの積層構造からなり、前記第２のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とすることが好ましい。

前記第１のサイドウォールは、前記第１の柱状シリコン層に前記絶縁膜と前記ポリシリコンを堆積し、前記ポリシリコンをエッチングしサイドウォール状に残存させることで形成することができる。

本発明によれば、前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第１のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォールで止まるため、前記第１の第１導電型拡散層の上面から、前記第１のゲート電極の上面までの高さを低くすることができる。

また、前記第１のサイドウォールのポリシリコンの導電型は第１導電型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば第１のサイドウォールがｎ＋型であり、柱状シリコン層の不純物濃度が薄いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールにコンタクトを介して印加される電圧が０Ｖのときにオンすることとなる。

上記により、前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあるとき、トランジスタのチャネルと前記第１の第一導電型拡散層とを電気的に接続することができる。

前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあるよう不純物導入をすることは、浅い接合を形成することであるので、拡散層の横方向の広がりを狭くすることができる。すなわち高集積化が可能となる。

前記第１のサイドウォールのポリシリコンは、柱状シリコン層上部側壁に形成されるから、柱状シリコン層よりも前記第１のサイドウォールの径は大きい。柱状シリコン層が細くなり、柱状シリコン層内に不純物を注入することが難しくなるが、第１のサイドウォールのポリシリコンに不純物を注入することができるため、トランジスタのチャネルと前記第１の第一導電型拡散層とを電気的に接続することができる。

（ａ）は本発明の実施形態に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本実施形態に係る半導体装置の製造方法を示す平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置を、図１を参照しながら説明する。

本実施形態に係るＳＧＴの構造を有する半導体装置は、
シリコン基板１０１上に形成された平面状シリコン層１０７と、
前記平面状シリコン層１０７上に形成された第１の柱状シリコン層１０５と、
前記第１の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された第１のゲート電極１１７ｂと、
前記第１のゲート電極１１７ｂに接続されたゲート配線１１７ｃと、
前記第１の柱状シリコン層１０５の上部に形成された第１のｎ型拡散層１１９と、
前記第１の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１２０と、
前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１と、
前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のコンタクト１４６と、を備え、
前記第１のコンタクト１４６は前記第１のサイドウォール２０１のポリシリコン１１５と接続。
前記第１のサイドウォール２０１のポリシリコン１１５の導電型はｎ型である。

また、前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のシリサイド１３５、１３４を有する。シリサイドは、酸化膜エッチングに対し高い選択比を持つので、よりコンタクトエッチングが止まることとなる。

前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１により、コンタクトエッチングがポリシリコン１１５で止まり、第１のサイドウォール２０１の絶縁膜１２７は薄くかつポリシリコン１１５に挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォール２０１で止まるため、前記第１のｎ型拡散層の上面から、前記第１のゲート電極１１７ｂの上面までの高さを低くすることができる。

また、前記第１のサイドウォール２０１のポリシリコンの導電型はｎ型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層１０５上部の抵抗を低減することができる。例えば第１のサイドウォール２０１がｎ＋型であり、柱状シリコン層１０５の不純物濃度が薄いとき、第１のサイドウォール２０１と柱状シリコン層１０５とで形成されるトランジスタは、第１のサイドウォール２０１にコンタクト１４６を介して印加される電圧が０Ｖのときにオンすることとなる。

上記により、前記第１のｎ型拡散層１１９の下面は、前記第１のゲート電極１１７ｂの上面より上にあるとき、トランジスタのチャネルと前記第１のｎ型拡散層１１９とを電気的に接続することができる。

前記第１のｎ型拡散層１１９の下面は、前記第１のゲート電極１１７ｂの上面より上にあるよう不純物導入をすることは、浅い接合を形成することであるので、拡散層の横方向の広がりを狭くすることができる。すなわち高集積化が可能となる。

前記第１のサイドウォール２０１のポリシリコンは、柱状シリコン層１０５上部側壁に形成されるから、柱状シリコン層１０５よりも前記第１のサイドウォール２０１の径は大きい。柱状シリコン層１０５が細くなり、柱状シリコン層１０５内に不純物を注入することが難しくなるが、第１のサイドウォール２０１のポリシリコン１１５に不純物を注入することができるため、トランジスタのチャネルと前記第１のｎ型拡散層とを電気的に接続することができる。

前記第１のゲート電極１１７ｂは、金属１１０とポリシリコン１１１の積層構造からなる。
以上により前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１を有するＳＧＴが示された。

次に本実施形態のＳＧＴを使用したＣＭＯＳ ＳＧＴを示す。このＣＭＯＳ ＳＧＴは、
前記平面状シリコン層１０７上に形成された第２の柱状シリコン層１０４と、
前記第２の柱状シリコン層１０４の周囲に形成された前記ゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された第２のゲート電極１１７ａと、
前記第２のゲート電極１１７ａに接続された前記ゲート配線１１７ｃと、
前記第２の柱状シリコン層１０４の上部に形成された第１のｐ型拡散層１２２と、
前記第２の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２３と、
前記第２の柱状シリコン層１０４の上部側壁と前記第２のゲート電極１１７ａ上部とに形成された絶縁膜１２６とポリシリコン１１４の積層構造からなる第２のサイドウォール２０２と、
前記第１のｐ型拡散層１２２上と前記第２のサイドウォール２０２上に形成された第２のコンタクト１４５と、を備え、
前記第２のコンタクト１４５は前記第２のサイドウォール２０２のポリシリコン１１４と接続し、
前記第２のサイドウォール２０２のポリシリコン１１４の導電型はｐ型であることを特徴とする。

前記第１のｐ型拡散層１２２上と前記第２のサイドウォール２０２上に形成された第２のシリサイド１２９、１３０を有する。

前記第１のｐ型拡散層１２２の下面は、前記第２のゲート電極１１７ａの上面より上にある。

前記第２のゲート電極１１７ａは、金属１１０とポリシリコン１１１の積層構造からなる。

第２のｎ型拡散層１２０と第２のｐ型拡散層１２３とはシリサイドで接続される。

以上により、本発明のＳＧＴを使用したＣＭＯＳ ＳＧＴが示された。

以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２〜図４３を参照しながら説明する。

まず、図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成するための第１のレジスト１０２、１０３を形成する。

次に、図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０５と第２の柱状シリコン層１０４とを形成する。

続いて、図４に示すように、第１のレジスト１０２、１０３を除去する。

続いて、図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。

続いて、図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。

続いて、図７に示すように、第２のレジスト１０６を除去する。

次に、図８に示すように、酸化膜１０８を堆積するとともにその表面を平坦化する。

そして、図９に示すように、酸化膜１０８をエッチングし、平面状シリコン層１０７の周囲に残存させる。

まず、図１０に示すように、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の周囲にゲート絶縁膜１０９を形成する。ここでのゲート絶縁膜１０９の材質としては、酸化膜、酸化膜及び窒化膜の積層構造、窒化膜、または、高誘電体膜が使用できる。

次に、図１１に示すように、ゲート絶縁膜１０９の周囲に金属膜１１０を形成する。ここでの金属膜１１０には、チタン、窒化チタン、タンタル、窒化タンタルなどのゲート電極に使用しうる金属材料が使用できる。

続いて、図１２に示すように、ポリシリコン１１１を堆積するとともにその表面を平坦化する。

続いて、図１３に示すように、ポリシリコン１１１をエッチングする。

続いて、図１４に示すように、ポリシリコン１１１をエッチングし、第１の柱状シリコン層１０５及び第２の柱状シリコン層１０４の上部を露出させる。

続いて、図１５に示すように、金属膜１１０をエッチングする。ここでは、ウエットエッチングを用いることが好ましい。

続いて、図１６に示すように、薄い絶縁膜１１２とポリシリコン１１３を堆積する。

続いて、図１７に示すように、ポリシリコン１１３をエッチングし、第１の柱状シリコン層１０５の上部側壁と第２の柱状シリコン層１０４の上部側壁にポリシリコン１１４、１１５をサイドウォール状に残存させる。

続いて、図１８に示すように、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとゲート配線１１７ｃを形成するための第３のレジスト１１６を形成する。

続いて、図１９に示すように酸化膜１１２をエッチングする。

続いて、図２０に示すように、ポリシリコン１１１と金属膜１１０とゲート絶縁膜１０９をエッチングし、第１のゲート電極１１７ｂと第２のゲート電極１１７ａとゲート配線１１７ｃを形成する。

続いて、図２１に示すように、第３のレジスト１１６を除去する。

続いて、図２２に示すように、第１のｎ型拡散層１１９、第２のｎ型拡散層１２０を形成するための第４のレジスト１１８を形成する。

続いて、図２３に示すように、砒素を注入し、第１のｎ型拡散層１１９、第２のｎ型拡散層１２０を形成する。このとき、サイドウォールのポリシリコン１１５にも砒素が注入される。また、ポリシリコン１１５はその側壁からも砒素が注入されることとなるので、高濃度のｎ型となりやすい。

続いて、図２４に示すように、第４のレジスト１１８を除去する。

続いて、図２５に示すように、第１のｐ型拡散層１２２、第２のｐ型拡散層１２３を形成するための第５のレジスト１２１を形成する。

続いて、図２６に示すように、ボロンを注入し、第１のｐ型拡散層１２２、第２のｐ型拡散層１２３を形成する。このとき、サイドウォールのポリシリコン１１４にもボロンが注入される。また、ポリシリコン１１４はその側壁からもボロンが注入されることとなるので、高濃度のｐ型となりやすい。

続いて、図２７に示すように、第５のレジスト１２１を除去する。

続いて、図２８に示すように、窒化膜１２４を堆積する。

続いて、図２９に示すように、熱処理を行う。このとき、熱処理を少なくすることで浅い接合を形成することができる。ここで深い接合を形成するよう熱処理を行うと、第１のｎ型拡散層１２０と第２のｐ型拡散層１２３とが横方向に広がることとなるため、高集積化が難しくなる。

続いて、図３０に示すように、窒化膜１２４をエッチングし、酸化膜１２２をエッチングし、窒化膜サイドウォール１２５を形成する。このとき、第１の柱状シリコン層１０５の上部側壁に酸化膜１２７とポリシリコン１１５からなる第１のサイドウォール２０１が形成され、第２の柱状シリコン層１０４の上部側壁に酸化膜１２６とポリシリコン１１４からなる第２のサイドウォール２０２が形成されることとなる。

続いて、図３１に示すように、第１のｎ型拡散層１１９上にシリサイド１３５を、ポリシリコン１１５上にシリサイド１３４を、第１のｐ型拡散層１２２上にシリサイド１２９を、ポリシリコン１１４上にシリサイド１３０を形成する。また、シリサイド１２８、１３１、１３２、１３３、１３６を形成する。

続いて、図３２に示すように、層間絶縁膜１３７を堆積し平坦化する。

続いて、図３３に示すように、第１のコンタクト１４６、第２のコンタクト１４５を形成するための第６のレジスト１３８を形成する。

続いて、図３４に示すように、層間絶縁膜１３７をエッチングし、コンタクト孔１３９、１４０を形成する。このとき、前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第１のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォールで止まることとなる。

続いて、図３５に示すように、第６のレジスト１３８を除去する。

続いて、図３６に示すように、コンタクト１４４、１４７を形成するための第７のレジスト１４１を形成する。

続いて、図３７に示すように、層間絶縁膜１３７をエッチングし、コンタクト孔１４２、１４３を形成する。

続いて、図３８に示すように、第７のレジスト１４１を除去する。

続いて、図３９に示すように、金属を堆積し、コンタクト１４４、１４７、第１のコンタクト１４６、第２のコンタクト１４５を形成する。

続いて、図４０に示すように、金属１４８を堆積する。

続いて、図４１に示すように、金属配線１５３、１５４、１５５、１５６を形成するための第８のレジスト１４９、１５０、１５１、１５２を形成する。

続いて、図４２に示すように、金属１４８をエッチングし、金属配線１５３、１５４、１５５、１５６を形成する。

続いて、図４３に示すように、第８のレジスト１４９、１５０、１５１、１５２を除去する。

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第２の柱状シリコン層
１０５．第１の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．酸化膜
１０９．ゲート絶縁膜
１１０．金属
１１１．ポリシリコン
１１２．絶縁膜
１１３．ポリシリコン
１１４．ポリシリコン
１１５．ポリシリコン
１１６．第３のレジスト
１１７ａ．第２のゲート電極
１１７ｂ．第１のゲート電極
１１７ｃ．ゲート配線
１１８．第４のレジスト
１１９．第１のｎ型拡散層
１２０．第２のｎ型拡散層
１２１．第５のレジスト
１２２．第１のｐ型拡散層
１２３．第２のｐ型拡散層
１２４．窒化膜
１２５．窒化膜サイドウォール
１２６．絶縁膜
１２７．絶縁膜
１２８．シリサイド
１２９．第２のシリサイド
１３０．第２のシリサイド
１３１．シリサイド
１３２．シリサイド
１３３．シリサイド
１３４．第１のシリサイド
１３５．第１のシリサイド
１３６．シリサイド
１３７．層間絶縁膜
１３８．第６のレジスト
１３９．コンタクト孔
１４０．コンタクト孔
１４１．第７のレジスト
１４２．コンタクト孔
１４３．コンタクト孔
１４４．コンタクト
１４５．第２のコンタクト
１４６．第１のコンタクト
１４７．コンタクト
１４８．金属
１４９．第８のレジスト
１５０．第８のレジスト
１５１．第８のレジスト
１５２．第８のレジスト
１５３．金属配線
１５４．金属配線
１５５．金属配線
１５６．金属配線
２０１．第１のサイドウォール
２０２．第２のサイドウォール

Claims (8)

1. 半導体基板上に形成された平面状半導体層と、
   前記平面状半導体層上に形成された第１の柱状半導体層と、
   前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の周囲に形成された第１のゲート電極と、
   前記第１のゲート電極に接続されたゲート配線と、
   前記第１の柱状半導体層の上部に形成された第１の第１導電型拡散層と、
   前記第１の柱状半導体層の下部と前記平面状半導体層の上部とに形成された第２の第１導電型拡散層と、
   前記第１の柱状半導体層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンからなる第１のサイドウォールであって、当該ポリシリコンは当該絶縁膜を介して前記第１の柱状半導体層の上部側壁に形成された積層構造からなる第１のサイドウォールと、
   前記ポリシリコンは前記第１のゲート電極上部と絶縁しているのであって、
   前記第１の第１導電型拡散層上部と前記第１のサイドウォールのポリシリコン上部は電気的に接続し、前記第１のサイドウォールのポリシリコンの導電型は第１導電型であることを特徴とする半導体装置。
2. 前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあることを特徴とする請求項１に記載の半導体装置。
4. 前記第１のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とする請求項１に記載の半導体装置。
5. 前記半導体基板上に形成された前記平面状半導体層と、
   前記平面状半導体層上に形成された第２の柱状半導体層と、
   前記第２の柱状半導体層の周囲に形成された前記ゲート絶縁膜と、
   前記ゲート絶縁膜の周囲に形成された第２のゲート電極と、
   前記第２のゲート電極に接続された前記ゲート配線と、
   前記第２の柱状半導体層の上部に形成された第１の第２導電型拡散層と、
   前記第２の柱状半導体層の下部と前記平面状半導体層の上部とに形成された第２の第２導電型拡散層と、
   前記第２の柱状半導体層の上部側壁と前記第２のゲート電極上部とに形成された絶縁膜とポリシリコンからなる第２のサイドウォールであって、当該ポリシリコンは当該絶縁膜を介して前記第２の柱状半導体層の上部側壁に形成された積層構造からなる第２のサイドウォールと、
   前記ポリシリコンは前記第２のゲート電極上部と絶縁しているのであって、
   前記第１の第２導電型拡散層上部と前記第２のサイドウォールのポリシリコン上部は電気的に接続し、前記第２のサイドウォールのポリシリコンの導電型は第２導電型であることを特徴とする請求項１に記載の半導体装置。
6. 前記第１の第１導電型拡散層上と前記第１のサイドウォール上に形成された第１のシリサイドを有し、前記第１の第２導電型拡散層上と前記第２のサイドウォール上に形成された第２のシリサイドを有することを特徴とする請求項５に記載の半導体装置。
7. 前記第１の第１導電型拡散層の下面は、前記第１のゲート電極の上面より上にあり、前記第１の第２導電型拡散層の下面は、前記第２のゲート電極の上面より上にあることを特徴とする請求項５に記載の半導体装置。
8. 前記第１のゲート電極は、金属とポリシリコンの積層構造からなり、前記第２のゲート電極は、金属とポリシリコンの積層構造からなることを特徴とする請求項５に記載の半導体装置。

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