WO2015193940A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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舛岡　富士雄
広記 中村
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舛岡　富士雄
広記 中村
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar in which a nitride film hard mask is formed in a columnar shape is formed using a mask for drawing a silicon pillar, and a silicon pillar is drawn using a mask for drawing a planar silicon layer.
  • a planar silicon layer is formed at the bottom, and a gate wiring is formed using a mask for drawing the gate wiring (see, for example, Patent Document 4). That is, a silicon pillar, a planar silicon layer, and a gate wiring are formed using three masks.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-Patent Document 1
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A
  • an object of the present invention is to provide an SGT manufacturing method having a structure in which a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring are formed to reduce parasitic resistance, and an SGT structure obtained as a result.
  • the method for manufacturing a semiconductor device of the present invention includes a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer, and after the first step, A second insulating film is formed around the fin-shaped semiconductor layer, a first polysilicon is deposited on the second insulating film and planarized, and a second wiring for forming a gate wiring and a columnar semiconductor layer is formed.
  • a first interlayer insulating film is deposited and subjected to chemical mechanical polishing, exposing the second dummy gate and the upper portion of the first dummy gate, and the second dummy gate.
  • the gate and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, a gate insulating film is formed around the columnar semiconductor layer, metal is deposited, and etch back is performed.
  • an insulating film sidewall is formed by the fifth insulating film and the sixth insulating film, and an upper portion of the columnar semiconductor layer is exposed, and the fin-shaped semiconductor layer is exposed.
  • a first epitaxial growth layer is formed thereon, and an eighth step of forming a second epitaxial growth layer on the columnar semiconductor layer is provided.
  • the method includes a step of forming a second diffusion layer on the fin-like semiconductor layer.
  • the semiconductor device of the present invention is formed on the fin-like semiconductor layer, the fin-like semiconductor layer formed on the semiconductor substrate, the first insulating film formed around the fin-like semiconductor layer, and the fin-like semiconductor layer.
  • the width in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer is wider than the width in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer.
  • a second epitaxial growth layer formed on the columnar semiconductor layer wherein a width of the second epitaxial growth layer in a direction perpendicular to a longitudinal direction of the fin-shaped semiconductor layer is the fin of the columnar semiconductor layer; It is characterized by being wider than the width in the direction perpendicular to the longitudinal direction of the semiconductor layer.
  • a compound layer of a semiconductor and a metal; a second semiconductor and metal compound layer formed in the second epitaxial growth layer; the second diffusion layer formed below the columnar semiconductor layer; and the gate electrode And the gate insulating film formed on the periphery and bottom of the gate wiring, and the width of the columnar semiconductor layer and the width of the fin-shaped semiconductor layer are in a direction perpendicular to the longitudinal direction of the fin-shaped semiconductor layer.
  • the width of the outside of the gate electrode and the width of the gate wiring are the same in the longitudinal direction of the fin-like semiconductor layer.
  • a method for manufacturing an SGT having a structure in which a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring are formed with two masks to reduce parasitic resistance, and the structure of the resulting SGT. Can be provided.
  • a first polysilicon is deposited and planarized on the second insulating film, and a second resist for forming a gate wiring and a columnar semiconductor layer is formed on the fin-shaped semiconductor layer.
  • a seventh step of forming a seventh insulating film on the gate electrode and the gate wiring and after the seventh step, removing the first interlayer insulating film, Etching the fifth insulating film, the sixth insulating film, and the seventh insulating film forms an insulating film sidewall by the fifth insulating film and the sixth insulating film, thereby forming the columnar semiconductor layer.
  • the gate electrode and the gate wiring can be insulated from the columnar semiconductor layer and the fin-shaped semiconductor layer by the gate insulating film formed around and at the bottom of the gate electrode and the gate wiring.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
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  • (D) is a sectional view taken along line Y2-Y2 'of (a).
  • a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown.
  • a silicon substrate is used, but any semiconductor may be used.
  • a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used. Thereafter, arsenic, phosphorus, or boron may be introduced to form a well.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the process up to here is the same as the manufacturing method of the fin-like silicon layer of Non-Patent Document 1.
  • the first step of forming the fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the fin-like semiconductor layer is shown.
  • a second insulating film is formed around the fin-like semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film, and gate wiring and A second resist for forming a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer are formed.
  • the second step of forming a columnar semiconductor layer and a first dummy gate made of the first polysilicon by etching is shown.
  • a second insulating film 105 is formed around the fin-like silicon layer 103.
  • the second insulating film 105 is preferably a nitride film having a low selectivity with respect to silicon.
  • An oxide film may be used.
  • a first polysilicon 106 is deposited on the second insulating film 105 and planarized.
  • a second resist 107 for forming a gate wiring and a columnar silicon layer is formed in a direction perpendicular to the direction of the fin-shaped silicon layer 103.
  • a hard mask such as a nitride film or an oxide film may be used.
  • a columnar silicon layer 108 and a first polysilicon-made first polysilicon are formed.
  • a dummy gate 106a is formed.
  • the second resist 107 is removed.
  • the second insulating film is formed around the fin-like semiconductor layer, and the first polysilicon is deposited and planarized on the second insulating film.
  • a second resist for forming a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer are formed.
  • a second step of forming a columnar semiconductor layer and a first dummy gate made of the first polysilicon by etching is shown.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and a second insulating film is formed on a side wall of the first dummy gate and the columnar semiconductor layer.
  • the 3rd process of forming a dummy gate is shown.
  • a fourth insulating film 109 is formed around the columnar silicon layer 108 and the first dummy gate 106a.
  • the fourth insulating film 109 is preferably a nitride film. An oxide film may be used.
  • a second polysilicon 110 is deposited around the fourth insulating film 109.
  • the second polysilicon 110 is etched to remain on the side walls of the first dummy gate 106a and the columnar silicon layer 108, thereby forming the second dummy gate 110a.
  • the fourth insulating film 109 is etched to become the fourth insulating film 109a.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and a second insulating film is formed on the side walls of the first dummy gate and the columnar semiconductor layer.
  • a third step of forming a dummy gate has been shown.
  • a second diffusion layer 111 is formed on the fin-like silicon layer 103.
  • a second diffusion layer 111 may be formed below the columnar silicon layer 108.
  • an n-type diffusion layer it is preferable to introduce arsenic or phosphorus.
  • a p-type diffusion layer it is preferable to introduce boron.
  • the second diffusion layer 111 may be formed before forming a compound of a metal and a semiconductor in the ninth step described later.
  • a fifth insulating film 112 and a sixth insulating film 113 are formed around the second dummy gate.
  • the fifth insulating film 112 is preferably an oxide film.
  • the sixth insulating film 113 is preferably a nitride film. Further, the fifth insulating film 112 and the sixth insulating film 113 may be the same insulating film.
  • the fifth insulating film 112 and the sixth insulating film 113 may be formed before the second diffusion layer 111 is formed and etched to remain in a sidewall shape.
  • the second diffusion layer is formed in the upper part of the fin-like semiconductor layer and the lower part of the columnar semiconductor layer, and the fifth insulating film and the sixth are formed around the second dummy gate.
  • the fourth step of forming the insulating film is shown.
  • a first interlayer insulating film is deposited and chemically mechanically polished to expose the second dummy gate and the upper portion of the first dummy gate, and the second dummy gate. And the first dummy gate, the second insulating film and the fourth insulating film are removed, a gate insulating film is formed around the columnar semiconductor layer, a metal is deposited, and etch back is performed. 5th process which performs and forms a gate electrode and a gate wiring is shown.
  • a first interlayer insulating film 114 is deposited.
  • chemical mechanical polishing is performed to expose the upper portions of the second dummy gate 110a and the first dummy gate 106a.
  • the second dummy gate 110a and the first dummy gate 106a are removed.
  • the second insulating film 105 and the fourth insulating film 109a are removed.
  • a gate insulating film 115 is formed around the columnar silicon layer 108. At this time, when a deposited film such as a high dielectric film is used, the gate insulating film 115 is also formed inside the fifth insulating film 112.
  • the gate insulating film 115 is preferably a high dielectric film.
  • the gate insulating film may be an oxide film, an oxynitride film, or a nitride film.
  • a metal 116 is deposited. Since the metal gate is heat-treated at 900 ° C. or higher, the metal 116 is preferably a metal whose work function is in the vicinity of 4.6 eV, which is a silicon midgap.
  • the metal 116 is preferably titanium nitride.
  • the metal 116 is etched back to expose the upper portion of the columnar silicon layer 108.
  • a gate electrode 116 a is formed around the columnar silicon layer 108.
  • a gate wiring 116b is formed.
  • the gate electrode 116 a and the gate wiring 116 b are separated from the columnar silicon layer 108 by the gate insulating film 115 formed around and at the bottom of the gate electrode 116 a and the gate wiring 116 b.
  • the fin-like silicon layer 103 can be insulated.
  • the first interlayer insulating film is deposited and chemically mechanically polished to expose the second dummy gate and the upper portion of the first dummy gate, and the second dummy gate. And the first dummy gate, the second insulating film and the fourth insulating film are removed, a gate insulating film is formed around the columnar semiconductor layer, a metal is deposited, and etch back is performed.
  • the fifth step of performing and forming the gate electrode and the gate wiring is shown.
  • impurities are introduced to form a first diffusion layer 117 on the columnar silicon layer 108.
  • a first diffusion layer 117 on the columnar silicon layer 108.
  • arsenic or phosphorus In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus.
  • boron In the case of a p-type diffusion layer, it is preferable to introduce boron. It is preferable to perform a heat treatment of 900 degrees or more. The impurity implantation and heat treatment may be performed before forming a metal-semiconductor compound in the ninth step described later.
  • the sixth step of forming the first diffusion layer on the columnar semiconductor layer is shown.
  • a seventh insulating film 118 is deposited on the gate electrode 116a and the gate wiring 116b.
  • the seventh insulating film 118 is preferably a nitride film.
  • the seventh insulating film 118 may be an oxide film.
  • the seventh insulating film 118 may have a stacked structure of an oxide film and a nitride film.
  • the seventh insulating film 118 on the gate electrode 116a and the gate wiring 116b is etched back.
  • the seventh step of forming a seventh insulating film on the gate electrode and the gate wiring is shown.
  • the first interlayer insulating film is removed, and the fifth insulating film, the sixth insulating film, and the seventh insulating film are etched, thereby the fifth insulating film is etched.
  • An insulating film sidewall is formed by an insulating film and the sixth insulating film, the upper part of the columnar semiconductor layer is exposed, a first epitaxial growth layer is formed on the fin-shaped semiconductor layer, and the columnar semiconductor layer is formed on the columnar semiconductor layer.
  • An eighth step of forming a second epitaxial growth layer is shown.
  • the exposed gate insulating film 115 is removed.
  • the first interlayer insulating film 114 is removed.
  • the fifth insulating film 112, the sixth insulating film 113, and the seventh insulating film 118 are etched to form the fifth insulating film and the sixth insulating film. Insulating film sidewalls 112a and 113a are formed, and the upper portion of the columnar semiconductor layer 108 is exposed.
  • first epitaxial growth layer 120 on the fin-like semiconductor layer 103 and a second epitaxial growth layer 119 on the columnar semiconductor layer 108 is performed to form a first epitaxial growth layer 120 on the fin-like semiconductor layer 103 and a second epitaxial growth layer 119 on the columnar semiconductor layer 108.
  • the width of the first epitaxial growth layer 120 in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer 103 is wider than the width of the fin-like semiconductor layer 103 in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer 103.
  • the width of the second epitaxial growth layer 119 in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer 103 is wider than the width of the columnar semiconductor layer 108 in the direction perpendicular to the longitudinal direction of the fin-like semiconductor layer 103.
  • the first interlayer insulating film is removed, and the fifth insulating film, the sixth insulating film, and the seventh insulating film are etched, whereby the fifth insulating film is etched.
  • An insulating film sidewall is formed by an insulating film and the sixth insulating film, the upper part of the columnar semiconductor layer is exposed, a first epitaxial growth layer is formed on the fin-shaped semiconductor layer, and the columnar semiconductor layer is formed on the columnar semiconductor layer.
  • An eighth step of forming a second epitaxial growth layer has been shown.
  • a ninth step of forming a compound of a metal and a semiconductor in the first epitaxial growth layer and the second epitaxial growth layer is shown.
  • a first semiconductor and metal compound layer 122 is formed on the first epitaxial growth layer 120, and a second semiconductor and metal compound layer 121 is formed on the second epitaxial growth layer 119. .
  • the ninth step of forming a metal-semiconductor compound in the first epitaxial growth layer and the second epitaxial growth layer is shown.
  • a contact stopper 123 is formed, and a second interlayer insulating film 124 is formed.
  • the contact stopper 123 may not be formed.
  • a third resist 125 for forming a contact is formed.
  • the second interlayer insulating film 124 is etched to form a contact hole 126.
  • the third resist 125 is removed.
  • a fourth resist 127 for forming a contact is formed.
  • the second interlayer insulating film 124, the contact stopper 123, and the seventh insulating film 118 are etched to form contact holes 128.
  • the fourth resist 127 is removed.
  • a fifth resist 129 for forming a contact is formed.
  • the second interlayer insulating film 124 is etched to form a contact hole 130.
  • the fifth resist 129 is removed.
  • a metal 131 is deposited to form contacts 132, 133, and 134. As shown in FIG.
  • sixth resists 135, 136, and 137 are formed to form metal wiring.
  • the metal 131 is etched to form metal wirings 131a, 131b, and 131c.
  • the sixth resists 135, 136, and 137 are removed.
  • an SGT having a structure in which a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode, and a gate wiring are formed with two masks to reduce parasitic resistance is shown.
  • FIG. 1 A structure of a semiconductor device obtained by the manufacturing method is shown in FIG.
  • a fin-like silicon layer 103 formed on the silicon substrate 101, a first insulating film 104 formed around the fin-like silicon layer 103, and a columnar silicon layer 108 formed on the fin-like silicon layer 103.
  • a gate insulating film 115 formed around the pillar-shaped silicon layer 108; a gate electrode 116a made of metal formed around the gate insulating film 115; and the fin-shaped silicon connected to the gate electrode 116a.
  • the width 200 in the direction perpendicular to the longitudinal direction of the fin-like silicon layer 103 is 120.
  • the second epitaxial growth layer 119 formed on the columnar silicon layer 108 has a width 202 in the direction perpendicular to the longitudinal direction of the fin-like silicon layer 103 of the second epitaxial growth layer 119.
  • the silicon layer 108 is wider than a width 203 in a direction orthogonal to the longitudinal direction of the fin-like silicon layer 103.
  • first diffusion layer 117 formed on the columnar silicon layer 108, the second diffusion layer 111 formed on the fin-like silicon layer 103, and the first epitaxial growth layer 120 are formed.
  • the width of the columnar silicon layer 108 is the same as that of the fin-shaped silicon layer 103.
  • the width of the gate electrode 116a is the same as the width of the gate wiring 116b.
  • a first epitaxial growth layer 120 having a width wider than that of the fin-shaped silicon layer 103 is formed on the fin-shaped silicon layer 103, and a second epitaxial growth layer 119 having a width wider than that of the columnar silicon layer 108 is formed on the columnar silicon layer 108.
  • the parasitic resistance of the source and drain can be reduced.
  • the width of the compound layer of the metal and semiconductor is increased, the parasitic resistance of the source and drain can be further reduced.
  • the contact area with the contact is increased, the contact resistance with the contact can be reduced.
  • the gate electrode 116a and the gate wiring 116b are insulated from the columnar silicon layer 108 and the fin-shaped silicon layer 103 by the gate insulating film 115 formed around and at the bottom of the gate electrode 116a and the gate wiring 116b. can do.
  • Width 201. in the direction perpendicular to the longitudinal direction of the fin-like silicon layer of the first epitaxial growth layer Width of the fin-like silicon layer in a direction orthogonal to the longitudinal direction of the fin-like silicon layer 202.

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Abstract

　フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。　半導体基板上にフィン状半導体層を形成し、柱状半導体層と第１のポリシリコンによる第１と第２のダミーゲートを形成する工程と、第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する工程と、層間絶縁膜を堆積し化学機械研磨しダミーゲートの上部を露出し、第１と第２のダミーゲートを除去し、金属を堆積しエッチバックを行い、ゲート電極及びゲート配線を形成する工程と、第５の絶縁膜と第６の絶縁膜とによる絶縁膜サイドウォールを形成し、フィン状半導体層上に、第１のエピタキシャル成長層を形成し、柱状半導体層上に第２のエピタキシャル成長層を形成する工程を有することにより、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
　すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献１）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
　また、ソース、ドレインの寄生抵抗が大きいと、トランジスタの電流駆動力が減少する。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報
IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の長手方向に直交する方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程と、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とする。
　また、前記第３工程の後、前記フィン状半導体層上部に第２の拡散層を形成する工程を含むことを特徴とする。
　また、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することを特徴とする。
　また、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を有することを特徴とする。
　また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層の長手方向に直交する方向に延在する金属からなるゲート配線と、前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、前記第１のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする。
　また、前記柱状半導体層上に形成された第２のエピタキシャル成長層を有し、前記第２のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記柱状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする。
　また、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部に形成された第２の拡散層と、前記第１のエピタキシャル成長層に形成された第１の半導体と金属の化合物層と、前記第２のエピタキシャル成長層に形成された第２の半導体と金属の化合物層と、前記柱状半導体層の下部に形成された前記第２の拡散層と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記柱状半導体層の幅と前記フィン状半導体層の幅は前記フィン状半導体層の長手方向に直交する方向において同じであって、前記ゲート電極の外側の幅と前記ゲート配線の幅は前記フィン状半導体層の長手方向において同じであることを特徴とする。
　本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
　柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
　また、前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とすることにより、ゲート電極及びゲート配線が前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールと第７の絶縁膜により覆われるため、露出したフィン状半導体層上部及び露出した柱状半導体層上部に選択エピタキシャル成長を行うことができ、フィン状半導体層上部にフィン状半導体層よりも幅が広い第１のエピタキシャル成長層を形成することができ、また、柱状半導体層上部に柱状半導体層よりも幅が広い第２のエピタキシャル成長層を形成することができ、ソース、ドレインの寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
　また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２－Ｙ２’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図４６を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。また、この後、砒素やリン、ボロンを導入し、ウエル形成を行ってもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献１のフィン状シリコン層の製法と同じである。
　以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
　次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程を示す。
　図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、シリコンに対し選択比が少ない窒化膜が好ましい。また、酸化膜を用いてもよい。
　図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
　図９に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０７を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。窒化膜、酸化膜といったハードマスクを用いてもよい。
　図１０に示すように、前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０８と前記第１のポリシリコンによる第１のダミーゲート１０６ａを形成する。
　図１１に示すように、第２のレジスト１０７を除去する。
　以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程が示された。
　次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を示す。
　図１２に示すように、前記柱状シリコン層１０８と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１０９を形成する。第４の絶縁膜１０９は、窒化膜が好ましい。また、酸化膜を用いてもよい。
　図１３に示すように、前記第４の絶縁膜１０９の周囲に第２のポリシリコン１１０を堆積する。
　図１４に示すように、第２のポリシリコン１１０をエッチングをすることにより、前記第１のダミーゲート１０６ａと前記柱状シリコン層１０８の側壁に残存させ、第２のダミーゲート１１０ａを形成する。このとき、第４の絶縁膜１０９は、エッチングされ、第４の絶縁膜１０９ａとなる。
　以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程が示された。
　次に、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程を示す。
　図１５に示すように、不純物を導入し、前記フィン状シリコン層１０３上部に第２の拡散層１１１を形成する。また、前記柱状シリコン層１０８下部に第２の拡散層１１１を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。また、第２の拡散層１１１は、後述の第９工程の金属と半導体の化合物を形成する前に形成してもよい。
　図１６に示すように、前記第２のダミーゲートの周囲に、第５の絶縁膜１１２と第６の絶縁膜１１３を形成する。第５の絶縁膜１１２は酸化膜が好ましい。また、第６の絶縁膜１１３は窒化膜が好ましい。また、第５の絶縁膜１１２と第６の絶縁膜１１３は、同じ絶縁膜でもよい。第５の絶縁膜１１２と第６の絶縁膜１１３は、前記第２の拡散層１１１形成前に形成し、エッチングを行い、サイドウォール状に残存させてもよい。
　以上により、前記第３工程の後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程が示された。
　次に、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
　図１７に示すように、第１の層間絶縁膜１１４を堆積する。
　図１８に示すように、化学機械研磨し、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａの上部を露出する。
　図１９に示すように、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａを除去する。
　図２０に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１０９ａを除去する。
　図２１に示すように、ゲート絶縁膜１１５を前記柱状シリコン層１０８の周囲に形成する。このとき、高誘電体膜といった堆積膜を用いた場合、ゲート絶縁膜１１５は、前記第５の絶縁膜１１２の内側にも形成される。ゲート絶縁膜１１５は、高誘電体膜が好ましい。また、ゲート絶縁膜は、酸化膜、酸窒化膜、窒化膜でもよい。
　図２２に示すように、金属１１６を堆積する。金属ゲートが９００度以上で熱処理されるため、金属１１６は、熱処理されることにより仕事関数がシリコンのミッドギャップである４．６ｅＶ近傍となる金属であることが好ましい。例えば、金属１１６は、窒化チタンが好ましい。
　図２３に示すように、金属１１６のエッチバックを行い、柱状シリコン層１０８上部を露出する。柱状シリコン層１０８の周囲にゲート電極１１６ａが形成される。また、ゲート配線１１６ｂが形成される。ゲート絶縁膜１１５に堆積膜を用いた場合、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。
　以上により、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
　次に、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を示す。
　図２４に示すように、不純物を導入し、柱状シリコン層１０８上部に第１の拡散層１１７を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。９００度以上の熱処理を行うことが好ましい。不純物注入と熱処理は、後述の第９工程の金属と半導体の化合物を形成する前に行ってもよい。
　以上により、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程が示された。
　次に、前記第５工程の後、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程を示す。
　図２５に示すように、第７の絶縁膜１１８を前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上に堆積する。第７の絶縁膜１１８は窒化膜が好ましい。また、第７の絶縁膜１１８は酸化膜であってもよい。また、第７の絶縁膜１１８は、酸化膜、窒化膜の積層構造でもよい。
　図２６に示すように、前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上の第７の絶縁膜１１８をエッチバックする。
　以上から、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程が示された。
　次に、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を示す。
　図２７に示すように、露出したゲート絶縁膜１１５を除去する。
　図２８に示すように、前記第１の層間絶縁膜１１４を除去する。
　図２９に示すように、前記第５の絶縁膜１１２と前記第６の絶縁膜１１３と前記第７の絶縁膜１１８をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォール１１２ａ、１１３ａを形成し、前記柱状半導体層１０８上部を露出する。
　図３０に示すように、選択エピタキシャル成長を行い、前記フィン状半導体層１０３上に、第１のエピタキシャル成長層１２０を形成し、前記柱状半導体層１０８上に第２のエピタキシャル成長層１１９を形成する。前記第１のエピタキシャル成長層１２０の前記フィン状半導体層１０３の長手方向に直交する方向の幅は、前記フィン状半導体層１０３の前記フィン状半導体層１０３の長手方向に直交する方向の幅より広くなる。また、前記第２のエピタキシャル成長層１１９の前記フィン状半導体層１０３の長手方向に直交する方向の幅は、前記柱状半導体層１０８の前記フィン状半導体層１０３の長手方向に直交する方向の幅より広くなる。
　以上により、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程が示された。
　次に、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を示す。
　図３１に示すように、前記第１のエピタキシャル成長層１２０に第１の半導体と金属の化合物層１２２を形成し、前記第２のエピタキシャル成長層１１９に第２の半導体と金属の化合物層１２１を形成する。
　以上から、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程が示された。
　次に、コンタクト形成、金属配線形成を示す。
　図３２に示すように、コンタクトストッパ１２３を形成し、第２の層間絶縁膜１２４を形成する。コンタクトストッパ１２３は形成しなくてもよい。
　図３３に示すように、コンタクトを形成するための第３のレジスト１２５を形成する。
　図３４に示すように、第２の層間絶縁膜１２４をエッチングし、コンタクト孔１２６を形成する。
　図３５に示すように、第３のレジスト１２５を除去する。
　図３６に示すように、コンタクトを形成するための第４のレジスト１２７を形成する。
　図３７に示すように、第２の層間絶縁膜１２４とコンタクトストッパ１２３と第７の絶縁膜１１８をエッチングし、コンタクト孔１２８を形成する。
　図３８に示すように、第４のレジスト１２７を除去する。
　図３９に示すように、コンタクトを形成するための第５のレジスト１２９を形成する。
　図４０に示すように、第２の層間絶縁膜１２４をエッチングし、コンタクト孔１３０を形成する。
　図４１に示すように、第５のレジスト１２９を除去する。
　図４２に示すように、コンタクト孔１２６、１３０下のコンタクトストッパ１２３を除去する。
　図４３に示すように、金属１３１を堆積し、コンタクト１３２、１３３、１３４を形成する。
　図４４に示すように、金属配線を形成するため第６のレジスト１３５、１３６、１３７を形成する。
　図４５に示すように、金属１３１をエッチングし、金属配線１３１ａ、１３１ｂ、１３１ｃを形成する。
　図４６に示すように、第６のレジスト１３５、１３６、１３７を除去する。
　以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。
　シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０８と、前記柱状シリコン層１０８の周囲に形成されたゲート絶縁膜１１５と、前記ゲート絶縁膜１１５の周囲に形成された金属からなるゲート電極１１６ａと、前記ゲート電極１１６ａに接続された前記フィン状シリコン層１０３の長手方向に直交する方向に延在する金属からなるゲート配線１１６ｂと、前記フィン状シリコン層１０３上に形成された第１のエピタキシャル成長層１２０と、を有し、前記第１のエピタキシャル成長層１２０の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２００は、前記フィン状シリコン層１０３の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０１より広いことを特徴とする。
　また、前記柱状シリコン層１０８上に形成された第２のエピタキシャル成長層１１９を有し、前記第２のエピタキシャル成長層１１９の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０２は、前記柱状シリコン層１０８の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０３より広いことを特徴とする。
　また、前記柱状シリコン層１０８の上部に形成された第１の拡散層１１７と、前記フィン状シリコン層１０３の上部に形成された第２の拡散層１１１と、前記第１のエピタキシャル成長層１２０に形成された第１のシリコンと金属の化合物層１２２と、前記第２のエピタキシャル成長層１１９に形成された第２のシリコンと金属の化合物層１２１と、前記柱状シリコン層１０８の下部に形成された前記第２の拡散層１１１と、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５と、を有し、前記柱状シリコン層１０８の幅は前記フィン状シリコン層１０３の幅と同じであって、前記ゲート電極１１６ａの外側の幅と前記ゲート配線１１６ｂの幅は同じであることを特徴とする。
　セルフアラインで形成されるので、柱状シリコン層１０８と、ゲート配線１１６ｂとの合わせずれをなくすことができる。
　フィン状シリコン層１０３上部にフィン状シリコン層１０３よりも幅が広い第１のエピタキシャル成長層１２０が形成され、また、柱状シリコン層１０８上部に柱状シリコン層１０８よりも幅が広い第２のエピタキシャル成長層１１９が形成されることで、ソース、ドレインの寄生抵抗を低減することができる。また、金属と半導体の化合物層の幅も広がることから、さらにソース、ドレインの寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
　また、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第２のレジスト
１０８．柱状シリコン層
１０９．第４の絶縁膜
１０９ａ．第４の絶縁膜
１１０．第２のポリシリコン
１１０ａ．第２のダミーゲート
１１１．第２の拡散層
１１２．第５の絶縁膜
１１２ａ．絶縁膜サイドウォール
１１３．第６の絶縁膜
１１３ａ．絶縁膜サイドウォール
１１４．第１の層間絶縁膜
１１５．ゲート絶縁膜
１１６．金属
１１６ａ．ゲート電極
１１６ｂ．ゲート配線
１１７．第１の拡散層
１１８．第７の絶縁膜
１１９．第２のエピタキシャル成長層
１２０．第１のエピタキシャル成長層
１２１．第２の半導体と金属の化合物層
１２２．第１の半導体と金属の化合物層
１２３．コンタクトストッパ
１２４．第２の層間絶縁膜
１２５．第３のレジスト
１２６．コンタクト孔
１２７．第４のレジスト
１２８．コンタクト孔
１２９．第５のレジスト
１３０．コンタクト孔
１３１．金属
１３１ａ．金属配線
１３１ｂ．金属配線
１３１ｃ．金属配線
１３２．コンタクト
１３３．コンタクト
１３４．コンタクト
１３５．第６のレジスト
１３６．第６のレジスト
１３７．第６のレジスト
２００．第１のエピタキシャル成長層のフィン状シリコン層の長手方向に直交する方向の幅
２０１．フィン状シリコン層のフィン状シリコン層の長手方向に直交する方向の幅
２０２．第２のエピタキシャル成長層のフィン状シリコン層の長手方向に直交する方向の幅
２０３．柱状シリコン層のフィン状シリコン層の長手方向に直交する方向の幅

Claims (7)

  1. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、
    　前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    　ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の長手方向に対して直交する方向に形成し、
    　前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、
    　前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、
    　前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程と、
    　前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、
    　前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、
    　前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とする半導体装置の製造方法。
  2. 　前記第３工程の後、前記フィン状半導体層上部に第２の拡散層を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された柱状半導体層と、
    前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続され、前記フィン状半導体層の長手方向に直交する方向に延在する金属からなるゲート配線と、
    前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、
    前記第１のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする半導体装置。
  6. 　前記柱状半導体層上に形成された第２のエピタキシャル成長層を有し、前記第２のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記柱状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする請求項５に記載の半導体装置。
  7. 　前記柱状半導体層の上部に形成された第１の拡散層と、
    前記フィン状半導体層の上部に形成された第２の拡散層と、
    前記第１のエピタキシャル成長層に形成された第１の半導体と金属の化合物層と、
    前記第２のエピタキシャル成長層に形成された第２の半導体と金属の化合物層と、
    前記柱状半導体層の下部に形成された前記第２の拡散層と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
    前記柱状半導体層の幅と前記フィン状半導体層の幅は、前記フィン状半導体層の長手方向に直交する方向において同じであり、
    前記ゲート電極の外側の幅と前記ゲート配線の幅は、前記フィン状半導体層の長手方向において同じであることを特徴とする請求項６に記載の半導体装置。
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