JP6154051B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。
従来のSGTの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している(例えば特許文献4を参照)。
すなわち、3つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のMOSトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献1)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためSGTにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
また、メタルを埋め込む際、孔の下部より孔の上部が狭いと、孔の上部が先に埋まり、空孔が発生する。
また、ゲート配線と基板間の寄生容量を低減するために、従来のMOSトランジスタでは、第1の絶縁膜を用いている。例えばFINFET(非特許文献2)では、1つのフィン状半導体層の周囲に第1の絶縁膜を形成し、第1の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためSGTにおいてもゲート配線と基板間の寄生容量を低減するために第1の絶縁膜を用いる必要がある。SGTではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平2−71556号公報 特開平2−188966号公報 特開平3−145761号公報 特開2009−182317号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、本発明は、2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、前記第1のポリシリコン上に第3の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第3の絶縁膜と前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと前記第3の絶縁膜による第1のハードマスクとを形成する第2工程と、前記第2工程の後、前記柱状半導体層と前記第1のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し平坦化し、エッチバックし、前記第1のハードマスクを露出し、第6の絶縁膜を堆積し、エッチングをすることにより、前記第1のハードマスクの側壁に、第2のハードマスクを形成し、前記第2のポリシリコンをエッチングすることにより、前記第1のダミーゲートと前記柱状半導体層の側壁に残存させ、第2のダミーゲートを形成する第3工程を有することを特徴とする。
また、前記第2のダミーゲートの上面の面積は、前記第2のダミーゲートの下面の面積より大きいことを特徴とする。
また、前記柱状半導体層と前記第1のダミーゲートの周囲に第4の絶縁膜を形成後、第3のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第1の拡散層を形成することを特徴とする。
また、前記第2のダミーゲートの周囲に、第5の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第2の拡散層を形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程を有することを特徴とする。
また、前記第4工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第2のダミーゲートと前記第1のダミーゲートの上部を露出し、前記第2のダミーゲートと前記第1のダミーゲートを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第5工程を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記柱状半導体層の上部に形成された第1の拡散層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第2の拡散層と、を有し、前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きいことを特徴とする。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする。
本発明によれば、2個のマスクで、フィン状シリコン層、柱状シリコン層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、前記第1のポリシリコン上に第3の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第3の絶縁膜と前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと前記第3の絶縁膜による第1のハードマスクとを形成する第2工程と、前記第2工程の後、前記柱状半導体層と前記第1のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し平坦化し、エッチバックし、前記第1のハードマスクを露出し、第6の絶縁膜を堆積し、エッチングをすることにより、前記第1のハードマスクの側壁に、第2のハードマスクを形成し、前記第2のポリシリコンをエッチングすることにより、前記第1のダミーゲートと前記柱状半導体層の側壁に残存させ、第2のダミーゲートを形成する第3工程を有することを特徴とすることにより、2個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第1のダミーゲート及び第2のダミーゲートを形成することができ、工程数を削減することができる。
また、第1と第2のハードマスクにより、第1と第2のダミーゲート上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上のみに金属と半導体の化合物を形成することができる。
また、第2のポリシリコンをエッチングする際、逆テーパエッチングを用いることにより、前記第2のダミーゲートの上面の面積は、前記第2のダミーゲートの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
また、ポリシリコンで第1のダミーゲートと第2のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第1のダミーゲートと第2のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートSGTを容易に形成できる。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
(a)は本発明に係る半導体装置の平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。
以下に、本発明の実施形態に係るSGTの構造を形成するための製造工程を、図2〜図44を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程を示す。本実施例では、半導体基板をシリコンとしたが、半導体であればシリコン以外のものでもよい。
図2に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102を形成する。
図3に示すように、シリコン基板101をエッチングし、フィン状シリコン層103を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図4に示すように、第1のレジスト102を除去する。
図5に示すように、フィン状シリコン層103の周囲に第1の絶縁膜104を堆積する。第1の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図6に示すように、第1の絶縁膜104をエッチバックし、フィン状シリコン層103の上部を露出する。ここまでは、非特許文献2のフィン状シリコン層の製法と同じである。
以上によりシリコン基板101上にフィン状シリコン層103を形成し、前記フィン状シリコン層103の周囲に第一の絶縁膜104を形成する第1工程が示された。
次に、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、前記第1のポリシリコン上に第3の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第3の絶縁膜と前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと前記第3の絶縁膜による第1のハードマスクとを形成する第2工程を示す。
図7に示すように、前記フィン状シリコン層103の周囲に第2の絶縁膜105を形成する。第2の絶縁膜105は、酸化膜が好ましい。
図8に示すように、前記第2の絶縁膜105の上に第1のポリシリコン106を堆積し平坦化する。
図9に示すように、前記第1のポリシリコン106上に第3の絶縁膜107を形成する。第3の絶縁膜107は、窒化膜が好ましい。
図10に示すように、ゲート配線と柱状シリコン層を形成するための第2のレジスト108を、前記フィン状シリコン層103の方向に対して垂直の方向に形成する。
図11に示すように、前記第3の絶縁膜107と前記第1のポリシリコン106と前記第2の絶縁膜105と前記フィン状シリコン層103をエッチングすることにより、柱状シリコン層109と前記第1のポリシリコンによる第1のダミーゲート106aと第3の絶縁膜による第1のハードマスク107aを形成する。
図12に示すように、第2のレジスト108を除去する。
以上により、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、前記第1のポリシリコン上に第3の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第3の絶縁膜と前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと前記第3の絶縁膜による第1のハードマスクとを形成する第2工程が示された。
次に、前記第2工程の後、前記柱状半導体層と前記第1のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し平坦化し、エッチバックし、前記第1のハードマスクを露出し、第6の絶縁膜を堆積し、エッチングすることにより、前記第1のハードマスクの側壁に、第2のハードマスクを形成し、前記第2のポリシリコンをエッチングすることにより、前記第1のダミーゲートと前記柱状半導体層の側壁に残存させ、第2のダミーゲートを形成する第3工程を示す。
図13に示すように、前記柱状シリコン層109と前記第1のダミーゲート106aの周囲に第4の絶縁膜110を形成する。第4の絶縁膜110は、酸化膜が好ましい。
図14に示すように、第3のレジスト111を形成し、エッチバックを行い、前記柱状シリコン層109上部を露出する。
図15に示すように、不純物を導入し、前記柱状シリコン層109上部に第1の拡散層112を形成する。n型拡散層のときは、砒素やリンを導入することが好ましい。p型拡散層のときは、ボロンを導入することが好ましい。
図16に示すように、第3のレジスト111を除去する。
図17に示すように、前記第4の絶縁膜110の周囲に第2のポリシリコン113を堆積し平坦化する。
図18に示すように、第2のポリシリコン113をエッチバックし、前記第1のハードマスク107aを露出する。
図19に示すように、第6の絶縁膜114を堆積する。第6の絶縁膜114は窒化膜が好ましい。
図20に示すように、第6の絶縁膜114をエッチングすることにより、前記第1のハードマスク107aの側壁に、第2のハードマスク114aを形成する。
図21に示すように、前記第2のポリシリコン113をエッチングすることにより、前記第1のダミーゲート106aと前記柱状半導体層109の側壁に残存させ、第2のダミーゲート113aを形成する。第2のポリシリコン113をエッチングする際、逆テーパエッチングを用いることにより、前記第2のダミーゲート113aの上面の面積は、前記第2のダミーゲート113aの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
以上により、前記第2工程の後、前記柱状半導体層と前記第1のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し平坦化し、エッチバックし、前記第1のハードマスクを露出し、第6の絶縁膜を堆積し、エッチングすることにより、前記第1のハードマスクの側壁に、第2のハードマスクを形成し、前記第2のポリシリコンをエッチングすることにより、前記第1のダミーゲートと前記柱状半導体層の側壁に残存させ、第2のダミーゲートを形成する第3工程が示された。
次に、前記第2のダミーゲートの周囲に、第5の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第2の拡散層を形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程を示す。
図22に示すように、前記第2のダミーゲート113aの周囲に、第5の絶縁膜115を形成する。第5の絶縁膜115は、窒化膜が好ましい。
図23に示すように、第5の絶縁膜115をエッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォール115aを形成する。
図24に示すように、不純物を導入し、前記フィン状シリコン層103上部と前記柱状シリコン層109下部に第2の拡散層116を形成する。n型拡散層のときは、砒素やリンを導入することが好ましい。p型拡散層のときは、ボロンを導入することが好ましい。
図25に示すように、前記第2の拡散層116上に金属と半導体の化合物117を形成する。このとき、また、第1と第2のハードマスク107a、114aにより、第1と第2のダミーゲート106a、113a上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層103上のみに金属と半導体の化合物を形成することができる。
以上により、前記第2のダミーゲートの周囲に、第5の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第2の拡散層を形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程が示された。
次に、前記第4工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第2のダミーゲートと前記第1のダミーゲートの上部を露出し、前記第2のダミーゲートと前記第1のダミーゲートを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第5工程を示す。
図26に示すように、コンタクトストッパ膜118を堆積し、層間絶縁膜119を堆積する。コンタクトストッパ膜118として、窒化膜が好ましい。
図27に示すように、化学機械研磨し、前記第2のダミーゲート113aと前記第1のダミーゲート106aの上部を露出する。
図28に示すように、前記第2のダミーゲート113aと前記第1のダミーゲート106aを除去する。
図29に示すように、前記第2の絶縁膜105と前記第4の絶縁膜110を除去する。
図30に示すように、ゲート絶縁膜120を前記柱状シリコン層109の周囲と前記第5の絶縁膜115aの内側に形成する。
図31に示すように、金属121を堆積する。
図32に示すように、金属121のエッチバックを行い、柱状シリコン層109上部を露出する。柱状シリコン層109の周囲にゲート電極121aが形成される。また、ゲート配線121bが形成される。前記ゲート電極121aと前記ゲート配線121bの周囲と底部に形成された前記ゲート絶縁膜120により、ゲート電極121aとゲート配線121bとは、柱状シリコン層109とフィン状シリコン層103とから絶縁することができる。
以上により、前記第4工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第2のダミーゲートと前記第1のダミーゲートの上部を露出し、前記第2のダミーゲートと前記第1のダミーゲートを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第5工程が示された。
図33に示すように、第2の層間絶縁膜122を堆積する。
図34に示すように、コンタクト孔を形成するための第4のレジスト123を形成する。
図35に示すように、第2の層間絶縁膜122、ゲート絶縁膜120、層間絶縁膜119をエッチングすることにより、コンタクト孔124、125を形成する。
図36に示すように、第4のレジスト123を除去する。
図37に示すように、コンタクト孔を形成するための第5のレジスト126を形成する。
図38に示すように、第2の層間絶縁膜122、ゲート絶縁膜120をエッチングし、コンタクト孔127を形成する。
図39に示すように、第5のレジスト126を除去する。
図40に示すように、コンタクト孔124下のコンタクトストッパ膜118を除去する。
図41に示すように、金属128を堆積し、コンタクト129、130、131を形成する。
図42に示すように、金属配線を形成するため第6のレジスト132、133、134を形成する。
図43に示すように、金属128をエッチングし、金属配線128a、128b、128cを形成する。
図44に示すように、第6のレジスト132、133、134を除去する。
以上により、2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるSGTの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図1に示す。
図1に示す半導体装置は、シリコン基板101上に形成されたフィン状シリコン層103と、前記フィン状シリコン層103の周囲に形成された第1の絶縁膜104と、前記フィン状シリコン層103上に形成された柱状シリコン層109と、前記柱状シリコン層109の周囲に形成されたゲート絶縁膜120と、前記ゲート絶縁膜120の周囲に形成された金属からなるゲート電極121aと、前記ゲート電極121aに接続された前記フィン状シリコン層103に直交する方向に延在する金属からなるゲート配線121bと、前記柱状シリコン層109の上部に形成された第1の拡散層112と、前記フィン状シリコン層103の上部と前記柱状シリコン層109の下部に形成された第2の拡散層116と、を有し、そして、前記ゲート電極121aと前記ゲート配線121bの上面の面積は前記ゲート電極121aと前記ゲート配線121bの下面の面積よりも大きい。
セルフアラインで形成されるので、柱状シリコン層109と、ゲート配線121bとの合わせずれをなくすことができる。
また、前記ゲート電極121aと前記ゲート配線121bの周囲と底部に形成された前記ゲート絶縁膜120により、ゲート電極121aとゲート配線121bとは、柱状シリコン層109とフィン状シリコン層103とから絶縁をすることができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、p型(p+型を含む。)とn型(n+型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
101.シリコン基板
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2の絶縁膜
106.第1のポリシリコン
106a.第1のダミーゲート
107.第3の絶縁膜
107a.第1のハードマスク
108.第2のレジスト
109.柱状シリコン層
110.第4の絶縁膜
111.第3のレジスト
112.第1の拡散層
113.第2のポリシリコン
113a.第2のダミーゲート
114.第6の絶縁膜
114a.第2のハードマスク
115.第5の絶縁膜
115a.サイドウォール
116.第2の拡散層
117.金属と半導体の化合物
118.コンタクトストッパ膜
119.層間絶縁膜
120.ゲート絶縁膜
121.金属
121a.ゲート電極
121b.ゲート配線
122.第2の層間絶縁膜
123.第4のレジスト
124.コンタクト孔
125.コンタクト孔
126.第5のレジスト
127.コンタクト孔
128.金属
128a.金属配線
128b.金属配線
128c.金属配線
129.コンタクト
130.コンタクト
131.コンタクト
132.第6のレジスト
133.第6のレジスト
134.第6のレジスト

Claims (2)

  1. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層上に形成された柱状半導体層と、
    前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された金属からなるゲート配線と、
    を有し、前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きいことを特徴とする半導体装置。
  2. 前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする請求項1に記載の半導体装置。
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