JP5740535B1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
JP5740535B1
JP5740535B1 JP2014536016A JP2014536016A JP5740535B1 JP 5740535 B1 JP5740535 B1 JP 5740535B1 JP 2014536016 A JP2014536016 A JP 2014536016A JP 2014536016 A JP2014536016 A JP 2014536016A JP 5740535 B1 JP5740535 B1 JP 5740535B1
Authority
JP
Japan
Prior art keywords
gate
insulating film
semiconductor layer
metal
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014536016A
Other languages
English (en)
Other versions
JPWO2015008387A1 (ja
Inventor
舛岡　富士雄
富士雄 舛岡
広記 中村
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Application granted granted Critical
Publication of JP5740535B1 publication Critical patent/JP5740535B1/ja
Publication of JPWO2015008387A1 publication Critical patent/JPWO2015008387A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Abstract

２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるＳＧＴの構造を提供することを課題とする。柱状半導体層周囲とゲート電極とゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６の工程を有することを特徴とすることにより、上記課題を解決する

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。ＳＧＴでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献５を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるＳＧＴの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、柱状半導体層と第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程と、前記第５の工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６の工程を有することを特徴とする。
また、前記第２工程であって、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化し、前記ゲート配線と前記柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、前記柱状半導体層と前記第１のポリシリコンによる前記第１のダミーゲートを形成することを特徴とする。
また、前記第３工程であって、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、前記第２のダミーゲートを形成することを特徴とする。
また、前記第４工程であって、前記第２のダミーゲートの周囲に、前記第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に前記第２の拡散層を形成し、前記第２の拡散層上に前記金属と半導体の化合物を形成することを特徴とする。
また、前記第５工程であって、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、エッチバックを行い、前記ゲート電極及び前記ゲート配線を形成することを特徴とする。
また、前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
また、前記第４の工程の後、コンタクトストッパ膜を堆積することをさらに有することを特徴とする。
また、前記第５工程の後、前記第１のゲート絶縁膜を除去する工程をさらに有することを特徴とする。
また、前記第１のコンタクトの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクトの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、前記柱状半導体層の上部側壁の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第３の金属からなる第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを有することを特徴とする。
また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第３のコンタクトのゲート配線に直交する方向の幅と等しいことを特徴とする。
また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しいことを特徴とする。
また、前記第３のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しいことを特徴とする。
また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第２のコンタクトのゲート配線に直交する方向の幅と等しいことを特徴とする。
また、前記第１のコンタクトの周囲と底部に形成された前記第２のゲート絶縁膜をさらに有することを特徴とする。
また、前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるＳＧＴの構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、柱状半導体層と第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、により、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
また、前記第５の工程の後、露出した前記第１のゲート絶縁膜を除去し、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６の工程と、を有することを特徴とすることにより、柱状半導体層上部に拡散層を形成することが不要となる。また、同時にゲート配線上のコンタクトを形成することができる。
第５の工程の後、ゲート電極とゲート配線の上方には、ゲート電極とゲート配線と同じ形状の孔が残っている。従って、露出した前記第１のゲート絶縁膜を除去し、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行うと、ゲート電極とゲート配線と同じ形状の孔に金属が埋め込まれ、自己整合で、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトを形成することができる。
また、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去しているため、同時にゲート配線のための第３のコンタクトを形成することができ、ゲート配線のためのコンタクトを容易に形成できる。
メタルゲートラストプロセスをＳＧＴに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
第５の工程の後のゲート電極とゲート配線の上方のゲート電極とゲート配線と同じ形状の孔を埋めることにより、第１のコンタクトと第２のコンタクトと第３のコンタクトを形成するため、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第３のコンタクトのゲート配線に直交する方向の幅と等しくなる。また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しくなる。また、前記第３のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しくなる。また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第２のコンタクトのゲート配線に直交する方向の幅と等しくなる。
従って、第１のコンタクトと第２のコンタクトと第３のコンタクトは、ゲート配線と直交する方向の合わせずれをなくすことができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４１を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、シリコン以外の半導体を用いることもできる。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
以上によりシリコン基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第一の絶縁膜１０４を形成する第１工程が示された。
次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６を形成する。このとき、第２のレジストがエッチング中に除去された場合、第３の絶縁膜１０７がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１０８を除去する。
以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程が示された。
次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６の周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。
図１４に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積する。
図１５に示すように、第２のポリシリコン１１３をエッチングをすることにより、前記第１のダミーゲート１０６と前記柱状シリコン層１０９の側壁に残存させ、第２のダミーゲート１１３を形成する。
以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
次に、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
図１６に示すように、前記第２のダミーゲート１１３の周囲に、第５の絶縁膜１１４を形成する。第５の絶縁膜１１４は、窒化膜が好ましい。
図１７に示すように、第５の絶縁膜１１４をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１４を形成する。
図１８に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。不純物導入は、第５の絶縁膜を形成する前に行ってもよい。
図１９に示すように、前記第２の拡散層１１５上に金属と半導体の化合物１１６を形成する。このとき、第２のダミーゲート１１３上部にも金属と半導体の化合物１１７が形成される。
以上により、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
次に、前記第４の工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程を示す。
図２０に示すように、コンタクトストッパ膜１１８を堆積し、層間絶縁膜１１９を堆積する。コンタクトストッパ膜１１８として、窒化膜が好ましい。また、コンタクト孔エッチングの制御ができるときは、コンタクトストッパ膜を用いなくてもよい。
図２１に示すように、化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出する。このとき、第２のダミーゲート１１３上部に形成された金属と半導体の化合物１１７を除去する。
図２２に示すように、前記第２のダミーゲート１１３と前記第１のダミーゲート１０６を除去する。
図２３に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
図２４に示すように、第１のゲート絶縁膜１２０を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１４の内側に形成し、第１の金属１２１を堆積する。柱状シリコン層１０９の周囲にゲート電極１２１ａが形成される。また、ゲート配線１２１ｂが形成される。前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記第１のゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
図２５に示すように、第１の金属１２１のエッチバックを行い、柱状シリコン層１０９上部を露出する。
以上により、前記第４の工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程が示された。
次に、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６の工程を示す。
図２６に示すように、露出した第１のゲート絶縁膜１２０を除去する。
図２７に示すように、柱状シリコン層１０９周囲とゲート電極１２１ａとゲート配線１２１ｂ上に第２のゲート絶縁膜１２３を堆積する。
図２８に示すように、ゲート配線１２１ｂ上の一部の第２のゲート絶縁膜１２３を除去するための第３のレジスト１２４を形成する。
図２９に示すように、ゲート配線１２１ｂ上の一部の第２のゲート絶縁膜１２３を除去する。
図３０に示すように、第３のレジスト１２４を除去する。
図３１に示すように、第２の金属１２５を堆積する。第２の金属１２５の金属の仕事関数は、トランジスタがｎ型のときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、第２の金属１２６の仕事関数は、トランジスタがｐ型のときは、５．０ｅＶから５．２ｅＶの間であることを特徴とすることが好ましい。
図３２に示すように、第２の金属１２５のエッチバックを行い、柱状シリコン層１０９上の第２のゲート絶縁膜１２３を露出する。
図３３に示すように、露出した柱状シリコン層１０９上の第２のゲート絶縁膜１２３を除去する。
図３４に示すように、第３の金属１２６を堆積する。第３の金属は第２の金属と同じ金属でもよい。
図３５に示すように、コンタクト孔を形成するための第４のレジスト１２７を形成する。
図３６に示すように、層間絶縁膜１１９とコンタクトストッパ膜１１８をエッチングし、コンタクト孔１２８を形成する。
図３７に示すように、第４のレジスト１２７を除去する。
図３８に示すように、金属配線のための第４の金属１３０を堆積する。このときコンタクト１２９が形成される。
図３９に示すように、金属配線を形成し、第３の金属１２６と第２の金属１２５の一部をエッチングするための第５のレジスト１３１、１３２、１３３を形成する。
図４０に示すように、第４の金属１３０をエッチングし、金属配線１３４、１３５、１３６を形成する。また、第３の金属１２６と第２の金属１２５の一部をエッチングすることで、第２の金属１２５が柱状シリコン層１０９上部側壁を取り囲む第１のコンタクト１２５ａと、前記第１のコンタクト１２５ａの上部と柱状シリコン層１０９上部とを接続する第２のコンタクト１２６ａと、ゲート配線１２１ｂ上に形成された第２の金属１２５ｂと第３の金属１２６ｂからなる第３のコンタクト１３７を形成する。金属配線形成前に、第３の金属１２６と第２の金属１２５の一部をエッチングしてもよい。従って、第１のコンタクトと第２のコンタクトと第３のコンタクトは、ゲート配線と直交する方向の合わせずれをなくすことができる。
柱状シリコン層１０９上部に拡散層を形成せず、柱状シリコン層上部を第２の金属とシリコンとの仕事関数差によってｎ型シリコン層もしくはｐ型シリコン層として機能させることができる。従って、柱状シリコン層上部に拡散層を形成する工程を削減することができる。
図４１に示すように、第５のレジスト１３１、１３２、１３３を除去する。
以上により、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６の工程が示された。
以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９の周囲に形成された第１のゲート絶縁膜１２０と、前記第１のゲート絶縁膜１２０の周囲に形成された金属からなるゲート電極１２１ａと、前記ゲート電極１２１ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１２１ｂと、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記第１のゲート絶縁膜１２０と、ここで前記ゲート電極１２１ａの外側の幅と前記ゲート配線１２１ｂの幅は同じであり、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１５と、前記柱状シリコン層１０９の上部側壁の周囲に形成された第２のゲート絶縁膜１２３と、前記第２のゲート絶縁膜１２３の周囲に形成された第２の金属からなる第１のコンタクト１２５ａと、前記第１のコンタクト１２５ａの上部と前記柱状シリコン層１０９上部とを接続する第３の金属からなる第２のコンタクト１２６ｂと、前記ゲート配線１２１ｂ上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクト１３７を有することを特徴とする
第５の工程の後のゲート電極とゲート配線の上方のゲート電極とゲート配線と同じ形状の孔を埋めることにより、第１のコンタクトと第２のコンタクトと第３のコンタクトを形成するため、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第３のコンタクトのゲート配線に直交する方向の幅と等しくなる。また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しくなる。また、前記第３のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しくなる。また、前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第２のコンタクトのゲート配線に直交する方向の幅と等しくなる。
従って、第１のコンタクトと第２のコンタクトと第３のコンタクトは、ゲート配線と直交する方向の合わせずれをなくすことができる。
本発明では、柱状シリコン層１０９上部に拡散層を形成せず、柱状シリコン層１０９上部を第２の金属１２５とシリコンとの仕事関数差によってｎ型シリコン層もしくはｐ型シリコン層として機能させることができる。従って、柱状シリコン層上部に拡散層を形成する工程を削減することができる。
前記第２の金属１２５の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン層１０９上部は、ｎ型シリコンとして機能する。この場合、第２の金属としては例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
前記第２の金属１２５の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン層１０６上部は、ｐ型シリコンとして機能する。この場合、第２の金属としては例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
また、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記第１のゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２１ｂとの合わせずれをなくすことができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン、第１のダミーゲート
１０７．第３の絶縁膜
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１３．第２のポリシリコン、第２のダミーゲート
１１４．第５の絶縁膜、第５の絶縁膜からなるサイドウォール
１１５．第２の拡散層
１１６．金属と半導体の化合物
１１７．金属と半導体の化合物
１１８．コンタクトストッパ膜
１１９．層間絶縁膜
１２０．第１のゲート絶縁膜
１２１．第１の金属
１２１ａ．ゲート電極
１２１ｂ．ゲート配線
１２３．第２のゲート絶縁膜
１２４．第３のレジスト
１２５．第２の金属
１２５ａ．第１のコンタクト
１２５ｂ．第２の金属
１２６．第３の金属
１２６ａ．第２のコンタクト
１２６ｂ．第３の金属
１２７．第４のレジスト
１２８．コンタクト孔
１２９．コンタクト
１３０．第４の金属
１３１．第５のレジスト
１３２．第５のレジスト
１３３．第５のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線
１３７．第３のコンタクト

Claims (18)

  1. 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、柱状半導体層と第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、
    前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
    前記第４工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程と、
    前記第５工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトを形成する第６工程を有することを特徴とする半導体装置の製造方法。
  2. 前記第２工程は、
    前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化し、
    前記ゲート配線と前記柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
    前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、前記柱状半導体層と前記第１のポリシリコンによる前記第１のダミーゲートを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３工程は、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、前記第２のダミーゲートを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第４工程は、前記第２のダミーゲートの周囲に、前記第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に前記第２の拡散層を形成し、前記第２の拡散層上に前記金属と半導体の化合物を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第５工程は、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、エッチバックを行い、前記ゲート電極及び前記ゲート配線を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 前記第４工程の後、コンタクトストッパ膜を堆積することをさらに有することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記第５工程の後、前記第１のゲート絶縁膜を除去する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記第１のコンタクトの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記第１のコンタクトの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された柱状半導体層と、
    前記柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、
    前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、
    前記柱状半導体層の上部側壁の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、
    前記第１のコンタクトの上部と前記柱状半導体層上部とを接続する第３の金属からなる第２のコンタクトと、
    前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクト
    を有することを特徴とする半導体装置。
  12. 前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第３のコンタクトのゲート配線に直交する方向の幅と等しいことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しいことを特徴とする請求項１１に記載の半導体装置。
  14. 前記第３のコンタクトのゲート配線に直交する方向の幅は、前記ゲート配線のゲート配線に直交する方向の幅と等しいことを特徴とする請求項１１に記載の半導体装置。
  15. 前記第１のコンタクトのゲート配線に直交する方向の幅は、前記第２のコンタクトのゲート配線に直交する方向の幅と等しいことを特徴とする請求項１１に記載の半導体装置。
  16. 前記第１のコンタクトの周囲と底部に形成された前記第２のゲート絶縁膜をさらに有することを特徴とする請求項１１に記載の半導体装置。
  17. 前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１１に記載の半導体装置。
  18. 前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１１に記載の半導体装置。
JP2014536016A 2013-07-19 2013-07-19 半導体装置の製造方法、及び、半導体装置 Expired - Fee Related JP5740535B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/069666 WO2015008387A1 (ja) 2013-07-19 2013-07-19 半導体装置の製造方法、及び、半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015090650A Division JP5890053B2 (ja) 2015-04-27 2015-04-27 半導体装置の製造方法、及び、半導体装置

Publications (2)

Publication Number Publication Date
JP5740535B1 true JP5740535B1 (ja) 2015-06-24
JPWO2015008387A1 JPWO2015008387A1 (ja) 2017-03-02

Family

ID=52345878

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014536016A Expired - Fee Related JP5740535B1 (ja) 2013-07-19 2013-07-19 半導体装置の製造方法、及び、半導体装置

Country Status (3)

Country Link
US (3) US9590098B2 (ja)
JP (1) JP5740535B1 (ja)
WO (1) WO2015008387A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5822326B1 (ja) * 2014-02-18 2015-11-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10923590B2 (en) * 2019-03-22 2021-02-16 International Business Machines Corporation Wrap-around contact for vertical field effect transistors

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111469A (ja) * 1990-08-31 1992-04-13 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタ回路
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2012004473A (ja) * 2010-06-21 2012-01-05 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2013080378A1 (ja) * 2011-12-02 2013-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6891234B1 (en) 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
KR100708720B1 (ko) * 2005-10-19 2007-04-17 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판 표시 장치
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8163605B2 (en) 2008-02-15 2012-04-24 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
EP2443658A4 (en) * 2009-06-19 2013-08-07 Ss Sc Ip Llc METHODS OF MAKING VERTICAL JUNCTION FIELD EFFECT TRANSISTORS AND BIPOLAR JUNCTION-FREE TRANSISTORS WITHOUT ION IMPLANTATION AND DEVICES MADE THEREFROM
EP2446467A4 (en) 2009-06-26 2014-07-02 California Inst Of Techn METHOD FOR PRODUCING PASSIVATED SILICON NANODRICES AND APPARATUS THUS OBTAINED THEREFOR
JP5524547B2 (ja) * 2009-09-14 2014-06-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体記憶装置
WO2011043164A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP2011216657A (ja) * 2010-03-31 2011-10-27 Unisantis Electronics Japan Ltd 半導体装置
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111469A (ja) * 1990-08-31 1992-04-13 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタ回路
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2012004473A (ja) * 2010-06-21 2012-01-05 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2013080378A1 (ja) * 2011-12-02 2013-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

Also Published As

Publication number Publication date
US20150349119A1 (en) 2015-12-03
JPWO2015008387A1 (ja) 2017-03-02
US9660051B1 (en) 2017-05-23
WO2015008387A1 (ja) 2015-01-22
US9842926B2 (en) 2017-12-12
US20170148913A1 (en) 2017-05-25
US20170148898A1 (en) 2017-05-25
US9590098B2 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
JP5731073B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5759077B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5822326B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5779739B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5902868B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5838529B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5680801B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6368836B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6326437B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5890053B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6080989B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869166B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6033938B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6329299B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5861197B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6121386B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6154051B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6285393B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5989197B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2016105500A (ja) 半導体装置の製造方法、及び、半導体装置
JP2015079988A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150401

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150427

R150 Certificate of patent or registration of utility model

Ref document number: 5740535

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees