JP2950558B2 - 半導体装置 - Google Patents
半導体装置Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はMOSトランジスタを含む半導体装置に係り，
特に基板面積を有効利用することを可能としたMOSトラ
ンジスタ構造およびこれを用いた集積回路に関する。
特に基板面積を有効利用することを可能としたMOSトラ
ンジスタ構造およびこれを用いた集積回路に関する。
（従来の技術） 半導体集積回路，なかでもMOSトランジスタを用いた
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。ディジタ
ル回路の基本回路はインバータ回路であるが，このイン
バータ回路を構成するMOSトランジスタの微細化が進む
と様々な弊害が出てくる。第１に,MOSトランジスタのゲ
ート寸法が小さくなると、いわゆる短チャネル効果によ
ってソース・ドレイン間にパンチスルーが生じ，リーク
電流を抑制することが困難になる。その結果インバータ
回路のスタンバイ電流は増加する。第２に,MOSトランジ
スタの内部電解が高くなり，ホット・キャリア効果によ
ってトランジスタのしきい値や相互コンダクタンスの変
動が生じ，トランジスタ特性の劣化，そして回路特性
（動作速度，動作マージンなど）の劣化が生じる。第３
に，微細化によりゲート長が短くなったとしても，必要
な電流量を確保するためにはゲート幅はある程度以上と
らなくてはならず，その結果インバータ回路と占有面積
を十分に小さくすることが難しい。例えばダイナミック
RAM（DRAM）において，メモリセルの微細化技術が目覚
ましく進んでいるが，周辺回路では必要な電流量を確保
する上でゲート幅を小さくする訳にはいかない部分が多
く，これがDRAMチップ全体としての小型化を阻害してい
る。
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。ディジタ
ル回路の基本回路はインバータ回路であるが，このイン
バータ回路を構成するMOSトランジスタの微細化が進む
と様々な弊害が出てくる。第１に,MOSトランジスタのゲ
ート寸法が小さくなると、いわゆる短チャネル効果によ
ってソース・ドレイン間にパンチスルーが生じ，リーク
電流を抑制することが困難になる。その結果インバータ
回路のスタンバイ電流は増加する。第２に,MOSトランジ
スタの内部電解が高くなり，ホット・キャリア効果によ
ってトランジスタのしきい値や相互コンダクタンスの変
動が生じ，トランジスタ特性の劣化，そして回路特性
（動作速度，動作マージンなど）の劣化が生じる。第３
に，微細化によりゲート長が短くなったとしても，必要
な電流量を確保するためにはゲート幅はある程度以上と
らなくてはならず，その結果インバータ回路と占有面積
を十分に小さくすることが難しい。例えばダイナミック
RAM（DRAM）において，メモリセルの微細化技術が目覚
ましく進んでいるが，周辺回路では必要な電流量を確保
する上でゲート幅を小さくする訳にはいかない部分が多
く，これがDRAMチップ全体としての小型化を阻害してい
る。
また、ゲート電極を多結晶シリコン膜で形成した場
合、この多結晶シリコン膜抵抗とゲート・キャパシタで
構成されるCR時定数によりゲート電極への信号伝搬に遅
れが生じる。素子の微細化により、ゲート酸化膜厚みが
減少し、スイッチング速度が向上することによって、こ
のゲート電極での信号遅延がインバータのスイッチング
時間の大部分を占めるようになっている。更にソース，
ドレインの接合容量も微細化に伴って基板濃度の増加に
より増大しており、スイッチング速度の低下をもたらす
原因となっている。
合、この多結晶シリコン膜抵抗とゲート・キャパシタで
構成されるCR時定数によりゲート電極への信号伝搬に遅
れが生じる。素子の微細化により、ゲート酸化膜厚みが
減少し、スイッチング速度が向上することによって、こ
のゲート電極での信号遅延がインバータのスイッチング
時間の大部分を占めるようになっている。更にソース，
ドレインの接合容量も微細化に伴って基板濃度の増加に
より増大しており、スイッチング速度の低下をもたらす
原因となっている。
（発明が解決しようとする課題） 以上のように従来のMOS集積回路技術では，インバー
タ回路のリーク電流の抑制が困難であり，ホット・キャ
リア効果による信頼性の低下が生じ，また必要な電流は
電流確保の要請から回路の占有面積をなかなか小さくで
きない，まなゲート電極での遅延が大きく、ゲート幅を
長くできない、といった問題があった。同様の問題は、
インバータ回路に限らず、フリップフロップ回路を構成
した場合にも存在する。
タ回路のリーク電流の抑制が困難であり，ホット・キャ
リア効果による信頼性の低下が生じ，また必要な電流は
電流確保の要請から回路の占有面積をなかなか小さくで
きない，まなゲート電極での遅延が大きく、ゲート幅を
長くできない、といった問題があった。同様の問題は、
インバータ回路に限らず、フリップフロップ回路を構成
した場合にも存在する。
本発明は，この様な問題を解決したMOS型半導体装置
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明によるMOSトランジスタは、半導体基板に形成
された溝によって取り囲まれた一または二以上の柱状半
導体層により構成される。柱状半導体層の側面にはゲー
ト絶縁膜が形成され、かつこの柱状半導体を取囲むよう
に溝にゲート電極が埋め込まれる。溝の底部にはソース
またはドレインとなる第１の拡散層が埋込み形成され、
柱状半導体層の上面にはドレインまたはソースとなる第
２の拡散層が形成される。第１の拡散層を基板表面に取
り出すために、溝の外側には、第１の拡散層に達する第
３の拡散層が形成される。基板表面にはソース，ドレイ
ン電極となる第１の主電極，第２の主電極がそれぞれ第
２の拡散層，第３の拡散層にコンタクトするように配設
される。
された溝によって取り囲まれた一または二以上の柱状半
導体層により構成される。柱状半導体層の側面にはゲー
ト絶縁膜が形成され、かつこの柱状半導体を取囲むよう
に溝にゲート電極が埋め込まれる。溝の底部にはソース
またはドレインとなる第１の拡散層が埋込み形成され、
柱状半導体層の上面にはドレインまたはソースとなる第
２の拡散層が形成される。第１の拡散層を基板表面に取
り出すために、溝の外側には、第１の拡散層に達する第
３の拡散層が形成される。基板表面にはソース，ドレイ
ン電極となる第１の主電極，第２の主電極がそれぞれ第
２の拡散層，第３の拡散層にコンタクトするように配設
される。
本発明においてはまた、上述のようなMOSトランジス
タを用いてインバータやフリップフロップ等の集積回路
の基本回路が構成される。
タを用いてインバータやフリップフロップ等の集積回路
の基本回路が構成される。
（作用） 本発明の構造においては、MOSトランジスタのサブス
レッショルド特性が急峻で，サブスレッショルド・スイ
ングが極めて小さい。これは後に詳細に説明するよう
に，ゲートのチャネルに対する制御性が強いことにな
る。このためインバータ回路等のリーク電流は効果的に
抑制される。
レッショルド特性が急峻で，サブスレッショルド・スイ
ングが極めて小さい。これは後に詳細に説明するよう
に，ゲートのチャネルに対する制御性が強いことにな
る。このためインバータ回路等のリーク電流は効果的に
抑制される。
また柱状半導体層の側壁がチャネル領域となり，チャ
ネル領域が通常の平面構造のMOSトランジスタのように
フィールド領域に接する部分がない。従ってフィールド
端の高電界のチャネル領域への影響ということがなく，
ホット・キャリア効果が抑制される。また，占有面積を
大きくすることなく，柱状半導体層の高さ，即ち溝の深
さを大きくしてチャネル長を長くすることができ，これ
もホット・キャリア効果の抑制に有効となる。そしてこ
のホット・キャリア効果の抑制により，高信頼性のイン
バータ回路やフリップフロップ回路が得られる。
ネル領域が通常の平面構造のMOSトランジスタのように
フィールド領域に接する部分がない。従ってフィールド
端の高電界のチャネル領域への影響ということがなく，
ホット・キャリア効果が抑制される。また，占有面積を
大きくすることなく，柱状半導体層の高さ，即ち溝の深
さを大きくしてチャネル長を長くすることができ，これ
もホット・キャリア効果の抑制に有効となる。そしてこ
のホット・キャリア効果の抑制により，高信頼性のイン
バータ回路やフリップフロップ回路が得られる。
更に，溝により取り囲まれた柱状半導体層領域とその
周囲の領域とは同じ位置にあり、溝底部に埋め込まれた
第１の拡散層は第３の拡散層によって基板表面に取り出
されている。これにより、第１および第２の主電極は平
坦面に配設されることになり、その電極加工は容易にな
る。
周囲の領域とは同じ位置にあり、溝底部に埋め込まれた
第１の拡散層は第３の拡散層によって基板表面に取り出
されている。これにより、第１および第２の主電極は平
坦面に配設されることになり、その電極加工は容易にな
る。
（実施例） 以下，本発明の実施例を図面を参照して説明する。
第１図（ａ）（ｂ）は，一実施例のCMOSインバータ回
路の平面図と等価回路図である。第２図（ａ），
（ｂ），（ｃ）および（ｄ）はそれぞれ，第１図（ａ）
のＡ−Ａ′,B−Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図であ
る。シリコン基板１にｎ型ウェル２およびｐ型ウェルが
形成され，それぞれのウェル領域にリング状に形成され
た溝４（41,42）に囲まれたｎ型の柱状シリコン層５お
よびｎ型の柱状シリコン層６が形成されている。ｎ型の
柱状シリコン層５によりｐチャネルMOSトランジスタQP
が形成され、ｐ型の柱状シリコン層６によりｎチャネル
MOSトランジスタQNが形成されている。MOSトランジスタ
QP,QNは，各柱状シリコン層5,6の側壁全体をチャネル領
域として，縦型構造をもって構成されている。即ち，柱
状シリコン層5,6の外周面にはゲート酸化膜７が形成さ
れ，この外周を取り囲むようにゲート電極８が溝４に埋
め込まれている。このゲート電極８は例えば,p+型また
はn+型多結晶シリコン膜を堆積し，これを反応性イオン
エッチング等の違法性エッチングにより溝４内に残すこ
とにより得られる。なおそれぞれの溝に埋め込まれたゲ
ート電極８は一部溝４の外側に基板面で結合されてい
る。これは多結晶シリコン膜エッチングに際して、この
結合部領域にのみレジストをパターン形成しておき、多
結晶シリコン膜を残すことによって実現できる。
路の平面図と等価回路図である。第２図（ａ），
（ｂ），（ｃ）および（ｄ）はそれぞれ，第１図（ａ）
のＡ−Ａ′,B−Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図であ
る。シリコン基板１にｎ型ウェル２およびｐ型ウェルが
形成され，それぞれのウェル領域にリング状に形成され
た溝４（41,42）に囲まれたｎ型の柱状シリコン層５お
よびｎ型の柱状シリコン層６が形成されている。ｎ型の
柱状シリコン層５によりｐチャネルMOSトランジスタQP
が形成され、ｐ型の柱状シリコン層６によりｎチャネル
MOSトランジスタQNが形成されている。MOSトランジスタ
QP,QNは，各柱状シリコン層5,6の側壁全体をチャネル領
域として，縦型構造をもって構成されている。即ち，柱
状シリコン層5,6の外周面にはゲート酸化膜７が形成さ
れ，この外周を取り囲むようにゲート電極８が溝４に埋
め込まれている。このゲート電極８は例えば,p+型また
はn+型多結晶シリコン膜を堆積し，これを反応性イオン
エッチング等の違法性エッチングにより溝４内に残すこ
とにより得られる。なおそれぞれの溝に埋め込まれたゲ
ート電極８は一部溝４の外側に基板面で結合されてい
る。これは多結晶シリコン膜エッチングに際して、この
結合部領域にのみレジストをパターン形成しておき、多
結晶シリコン膜を残すことによって実現できる。
ｎ型シリコン層５側の溝42の底部にはp+型ドレイン拡
散層10が、ｐ型シリコン層６側の溝41の底部にはn+型ド
レイン拡散層12が、それぞれ埋込み形成されている。こ
れらのドレイン拡散層10,12は一部溝４の外側に所定距
離延在させて埋込み形成されている。図では、ドレイン
拡散層10,12が溝４に沿ってリング状のパターンで埋め
込まれる場合を示しているが、柱状シリコン層5,6をそ
れより下の領域から完全に分離するようにドレイン拡散
層10,12を形成してもよい。ドレイン拡散層10,12はそれ
ぞれ、溝４の外側にこれらの拡散層10,12に達する深さ
に拡散形成されたp+型拡散層20,n+型拡散層21によって
基板表面に取り出されている。ｎ型シリコン層５および
ｐ型シリコン層６の上面にはそれぞれ、p+ソース拡散層
９およびn+型ソース拡散層11が形成されている。
散層10が、ｐ型シリコン層６側の溝41の底部にはn+型ド
レイン拡散層12が、それぞれ埋込み形成されている。こ
れらのドレイン拡散層10,12は一部溝４の外側に所定距
離延在させて埋込み形成されている。図では、ドレイン
拡散層10,12が溝４に沿ってリング状のパターンで埋め
込まれる場合を示しているが、柱状シリコン層5,6をそ
れより下の領域から完全に分離するようにドレイン拡散
層10,12を形成してもよい。ドレイン拡散層10,12はそれ
ぞれ、溝４の外側にこれらの拡散層10,12に達する深さ
に拡散形成されたp+型拡散層20,n+型拡散層21によって
基板表面に取り出されている。ｎ型シリコン層５および
ｐ型シリコン層６の上面にはそれぞれ、p+ソース拡散層
９およびn+型ソース拡散層11が形成されている。
埋込みドレイン拡散層10,12は、例えば通常バイポー
ラトランジスタのプロセスで用いられるコレクタ埋込み
拡散層と同様の手法で形成される。すなわち基板表面に
最初に埋込みドレイン拡散層10,12を形成した後、この
基板上にエピタキシャル成長層を形成する。その後、ｎ
型ウェル２およびｐ型ウェル３を形成し、次いで溝４の
加工を行う、というプロセスを採る。埋込みドレイン拡
散層10,12の他の形成方法として、高エネルギーのイオ
ン注入を行うことも可能である。ソース拡散層9,11およ
び、ドレイン取出し用の拡散層20,21はゲート電極形成
後に形成する。
ラトランジスタのプロセスで用いられるコレクタ埋込み
拡散層と同様の手法で形成される。すなわち基板表面に
最初に埋込みドレイン拡散層10,12を形成した後、この
基板上にエピタキシャル成長層を形成する。その後、ｎ
型ウェル２およびｐ型ウェル３を形成し、次いで溝４の
加工を行う、というプロセスを採る。埋込みドレイン拡
散層10,12の他の形成方法として、高エネルギーのイオ
ン注入を行うことも可能である。ソース拡散層9,11およ
び、ドレイン取出し用の拡散層20,21はゲート電極形成
後に形成する。
素子形成された基板は,CVD酸化膜13により覆われ，こ
れにコンタクト孔が開けられてAl膜の蒸着．パターニン
グにより，必要な電極配線が形成される。すなわちｐチ
ャネルMOSトランジスタQPのソース拡散層９にコンタク
トするソース電極配線であるVcc配線14,nチャネルMOSト
ランジスタQNのソース拡散層11にコンタクトするソース
電極配線であるＶss配線15,両トランジスタのゲート電
極８に接続される入力端子（Vin）配線16,両トランジス
タのドレイン取出し拡散層20,21にそれぞれコンタクト
して共通に配設される出力端子（Vout）配線17が形成さ
れている。
れにコンタクト孔が開けられてAl膜の蒸着．パターニン
グにより，必要な電極配線が形成される。すなわちｐチ
ャネルMOSトランジスタQPのソース拡散層９にコンタク
トするソース電極配線であるVcc配線14,nチャネルMOSト
ランジスタQNのソース拡散層11にコンタクトするソース
電極配線であるＶss配線15,両トランジスタのゲート電
極８に接続される入力端子（Vin）配線16,両トランジス
タのドレイン取出し拡散層20,21にそれぞれコンタクト
して共通に配設される出力端子（Vout）配線17が形成さ
れている。
埋込みドレイン拡散層10,12が柱状シリコン層5,6の底
部全体に渡って形成されない図の構造の場合，インバー
タ回路の動作における各トランジスタのチャネル反転時
に，それぞれの柱状シリコン層5,6の領域がドレイン拡
散層10,12から伸びる空乏層により，それ以下の領域か
ら電気的に分離される状態となるように，素子パラメー
タが設定されることがの好ましい。具体的にｎチャネル
MOSトランジスタQN側のシリコン層６についてその様子
を第３図に示す。溝底部に埋込み形成されたドレイン拡
散層12から挟み込むように伸びる空乏層19が互いに接触
する状態になると，柱状シリコン層６はその下の基板領
域からは電気的に分離されてフローティング状態にな
る。例えばこのような条件を満たすためには,p型ウェル
３の不純物濃度を３×1016/cm3,柱状シリコン層６の幅
を１μm,ゲート酸化膜厚を120Åとすればよい。ｐチャ
ネル側についても同様の条件を満たすようにする。
部全体に渡って形成されない図の構造の場合，インバー
タ回路の動作における各トランジスタのチャネル反転時
に，それぞれの柱状シリコン層5,6の領域がドレイン拡
散層10,12から伸びる空乏層により，それ以下の領域か
ら電気的に分離される状態となるように，素子パラメー
タが設定されることがの好ましい。具体的にｎチャネル
MOSトランジスタQN側のシリコン層６についてその様子
を第３図に示す。溝底部に埋込み形成されたドレイン拡
散層12から挟み込むように伸びる空乏層19が互いに接触
する状態になると，柱状シリコン層６はその下の基板領
域からは電気的に分離されてフローティング状態にな
る。例えばこのような条件を満たすためには,p型ウェル
３の不純物濃度を３×1016/cm3,柱状シリコン層６の幅
を１μm,ゲート酸化膜厚を120Åとすればよい。ｐチャ
ネル側についても同様の条件を満たすようにする。
この実施例によるインバータ回路の利点を，従来構造
と比較しながら具体的に明らかにする。
と比較しながら具体的に明らかにする。
第11図（ａ）（ｂ）は，それぞれ従来の平面構造ｐチ
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
を第10図に判り易く示した。ゲート酸化膜も等しく200
Åである。測定条件はドレイン電圧Vd＝0.05Vとし，基
板バイアスはVsub＝0,2,4,6［Ｖ］と変化させた。この
実施例のトランジスタでは従来構造と比較して明らかに
サブスレッショルド特性が急峻である。またそのスイン
グＳ（＝dVg/d（log Id））が，従来構造では98mv/deca
deであるのに対し，その実施例では,72mV/decadeと非常
に小さい。これはこの実施例の場合，ゲートのチャネル
に対する制御性が強いことを示している。特に柱状シリ
コン層の寸法が小さい場合には，ゲート電圧印加時にシ
リコン層が容易に完全空乏化し、ゲート電圧に対するチ
ヤネル電位の変化が大きくなるため、その効果が顕著に
現れる。そしてこのサブスレッショルド特性のため，こ
の実施例ではインバータ回路のスタンバイ電流を抑制す
ることができるという利点が得られる。また第11図
（ａ）（ｂ）の比較から明らかなようにこの実施例にお
いては，ドレイン電流が立上がる領域即ちチャネル反転
を生じる領域での基板バイアスVsubによるバラツキがな
い。これは，第３図で説明したようにこの実施例の場
合，チャネル反転時には，ドレイン層からの空乏層によ
りトランジスタ部分が実質的にそれ以下の基板領域から
電気的に分離されるからである。この結果，基板ノイズ
に対してもこの実施例の回路は強い耐性を示す。
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
を第10図に判り易く示した。ゲート酸化膜も等しく200
Åである。測定条件はドレイン電圧Vd＝0.05Vとし，基
板バイアスはVsub＝0,2,4,6［Ｖ］と変化させた。この
実施例のトランジスタでは従来構造と比較して明らかに
サブスレッショルド特性が急峻である。またそのスイン
グＳ（＝dVg/d（log Id））が，従来構造では98mv/deca
deであるのに対し，その実施例では,72mV/decadeと非常
に小さい。これはこの実施例の場合，ゲートのチャネル
に対する制御性が強いことを示している。特に柱状シリ
コン層の寸法が小さい場合には，ゲート電圧印加時にシ
リコン層が容易に完全空乏化し、ゲート電圧に対するチ
ヤネル電位の変化が大きくなるため、その効果が顕著に
現れる。そしてこのサブスレッショルド特性のため，こ
の実施例ではインバータ回路のスタンバイ電流を抑制す
ることができるという利点が得られる。また第11図
（ａ）（ｂ）の比較から明らかなようにこの実施例にお
いては，ドレイン電流が立上がる領域即ちチャネル反転
を生じる領域での基板バイアスVsubによるバラツキがな
い。これは，第３図で説明したようにこの実施例の場
合，チャネル反転時には，ドレイン層からの空乏層によ
りトランジスタ部分が実質的にそれ以下の基板領域から
電気的に分離されるからである。この結果，基板ノイズ
に対してもこの実施例の回路は強い耐性を示す。
第12図（ａ）（ｂ）は，この実施例のインバータ回路
におけるｎチャネルMOSトランジスタについて，ホット
キャリア効果ストレスをかけた時の相互コンダクタンス
の劣化量ΔGm/Gmoおよびドレイン電流の劣化量ΔIds/Id
soのストレス時間依存性を，従来構造のｎチャネルMOS
トランジスタと比較して示している。このデータから，
この実施例の構造では特性の劣化量が少なく，信頼性が
向上していることが分る。そしてこのような高信頼性の
トランジスタを用いたインバータ回路は，動作速度や動
作マージンの劣化がおきにくく有利である。
におけるｎチャネルMOSトランジスタについて，ホット
キャリア効果ストレスをかけた時の相互コンダクタンス
の劣化量ΔGm/Gmoおよびドレイン電流の劣化量ΔIds/Id
soのストレス時間依存性を，従来構造のｎチャネルMOS
トランジスタと比較して示している。このデータから，
この実施例の構造では特性の劣化量が少なく，信頼性が
向上していることが分る。そしてこのような高信頼性の
トランジスタを用いたインバータ回路は，動作速度や動
作マージンの劣化がおきにくく有利である。
第14図（ａ）（ｂ）は，従来構造と本発明の構造での
トランジスタの静特性を比較している。素子パラメータ
および測定条件は、チャネル幅Ｗとチャネル長Ｌが,W/L
＝4.0μm/0.8μm,ゲート酸化膜厚がTox＝200Å，基板バ
イアス電圧がVsub＝0Vである。第13図に示すように従来
構造ではこれが占有面積５×６＝30μｍに形成され，本
発明においては５×2.4＝12μｍに形成されている。以
上のように本発明のものではトランジスタ面積が1/2以
下であっても，従来構造と等しいドレイン電流が得られ
ており，高い駆動能力をもっている。従って本発明の実
施例により，各種集積回路の高集積化を図ることができ
る。
トランジスタの静特性を比較している。素子パラメータ
および測定条件は、チャネル幅Ｗとチャネル長Ｌが,W/L
＝4.0μm/0.8μm,ゲート酸化膜厚がTox＝200Å，基板バ
イアス電圧がVsub＝0Vである。第13図に示すように従来
構造ではこれが占有面積５×６＝30μｍに形成され，本
発明においては５×2.4＝12μｍに形成されている。以
上のように本発明のものではトランジスタ面積が1/2以
下であっても，従来構造と等しいドレイン電流が得られ
ており，高い駆動能力をもっている。従って本発明の実
施例により，各種集積回路の高集積化を図ることができ
る。
またこの実施例の構造では、埋込みドレイン拡散層を
有する縦型MOSトランジスタを用いているが、溝で囲ま
れた領域とその外側の領域とは面位置が同じであり、埋
込みドレイン拡散層は取出し拡散層によって基板表面に
取り出されている。したがって電極配線は平坦面に配設
されることになり、電極配線の加工が容易である。
有する縦型MOSトランジスタを用いているが、溝で囲ま
れた領域とその外側の領域とは面位置が同じであり、埋
込みドレイン拡散層は取出し拡散層によって基板表面に
取り出されている。したがって電極配線は平坦面に配設
されることになり、電極配線の加工が容易である。
上記実施例では,nチャネルMOSトランジスタQNとｐチ
ャネルMOSトランジスタQPのゲート電極８を同一多結晶
シリコン層により形成しているが，これらを別々の層で
形成して、Al膜等により共通接続しても良い。
ャネルMOSトランジスタQPのゲート電極８を同一多結晶
シリコン層により形成しているが，これらを別々の層で
形成して、Al膜等により共通接続しても良い。
第４図（ａ）（ｂ）は、他の実施例のCMOSインバータ
回路の平面図と等価回路図であり、第５図（ａ）（ｂ）
（ｃ）および（ｃ）はそれぞれ第４図のＡ−Ａ′,B−
Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図である。先の実施例
と対応する部分には同一符号を付しで詳細な説明は省略
する。この実施例では、各トランジスタQPおよびQNが、
ｎ型ウェル２およびｐ型ウェル３内にそれぞれ複数個ず
つ形成されたｎ型柱状シリコン層５およびｐ型柱状シリ
コン層６を用いて形成されている。複数個のｎ型柱状シ
リコン層５はｎ型ウェル２内に形成されて網目状に連続
する溝41に囲まれている。同様に複数個のｐ型柱状シリ
コン層６はｐ型ウェル３内に形成されて網目状に連続す
る溝42に囲まれている。
回路の平面図と等価回路図であり、第５図（ａ）（ｂ）
（ｃ）および（ｃ）はそれぞれ第４図のＡ−Ａ′,B−
Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図である。先の実施例
と対応する部分には同一符号を付しで詳細な説明は省略
する。この実施例では、各トランジスタQPおよびQNが、
ｎ型ウェル２およびｐ型ウェル３内にそれぞれ複数個ず
つ形成されたｎ型柱状シリコン層５およびｐ型柱状シリ
コン層６を用いて形成されている。複数個のｎ型柱状シ
リコン層５はｎ型ウェル２内に形成されて網目状に連続
する溝41に囲まれている。同様に複数個のｐ型柱状シリ
コン層６はｐ型ウェル３内に形成されて網目状に連続す
る溝42に囲まれている。
この実施例の構造によると、限られた占有面積の中に
より大きいチャネル幅を持つMOSトランジスタにより構
成されたインバータ回路が得られる。同じ駆動能力で占
有面積を比較すると、この実施例では先の実施例に比べ
て約1/2になり、従来構造に比べると約1/4になる。
より大きいチャネル幅を持つMOSトランジスタにより構
成されたインバータ回路が得られる。同じ駆動能力で占
有面積を比較すると、この実施例では先の実施例に比べ
て約1/2になり、従来構造に比べると約1/4になる。
以上ではCMOSインバータ回路を説明したが、本発明は
他のインバータ回路、E/R型インバータ,E/E型インバー
タ,E/D型インバータ，ダイナミック型インバータにも同
様に適用することができる。
他のインバータ回路、E/R型インバータ,E/E型インバー
タ,E/D型インバータ，ダイナミック型インバータにも同
様に適用することができる。
また本発明はインバータ回路に限らず、他の回路にも
同様に適用することができる。例えば、各種集積回路の
基本回路としてフリップフロップがある。そこで次にフ
リップフロップ回路に本発明を適用した実施例を説明す
る。
同様に適用することができる。例えば、各種集積回路の
基本回路としてフリップフロップがある。そこで次にフ
リップフロップ回路に本発明を適用した実施例を説明す
る。
第６図（ａ）（ｂ）は、本発明をDRAMのビット線セン
スアンプに適用した実施例の平面図とそのＡ−Ａ′断面
図である。第６図（ｃ）はその等価回路を示している。
スアンプに適用した実施例の平面図とそのＡ−Ａ′断面
図である。第６図（ｃ）はその等価回路を示している。
第６図に示しているのは、二つのｎチャネルMOSトラ
ンジスタQ1,Q2からなるフリップフロップにより構成し
たNMOSセンスアンプ部である。この実施例でも第１図の
実施例と対応する部分には同一符号を付してある。シリ
コン基板１にｐ型ウェル３が形成され、このｐ型ウェル
３内に溝４に囲まれて柱状シリコン層５（51,52,…）が
形成されている。MOSトランジスタQ1はそのなかのシリ
コン層51を用いて、またもう一方のMOSトランジスタQ2
は他のシリコン層52を用いてそれぞれ構成されている。
二つのMOSトランジスタQ1,Q2の埋込みドレイン拡散層10
はそれぞれの溝の外部で接続するように配設されてお
り、これを基板表面に取り出す拡散層21が形成されてい
る。この拡散層21に共通ドレイン配線15が接続されてい
る。一方のビット線BLとなる配線141は、トランジスタQ
1のソース拡散層51とMOSトランジスタQ2のゲート電極８
にコンタクトして配設され、他方のビット線▲▼と
なる配線142は、トランジスタQ2のソース拡散層52とMOS
トランジスタQ1のゲート電極８にコンタクトして配設さ
れている。
ンジスタQ1,Q2からなるフリップフロップにより構成し
たNMOSセンスアンプ部である。この実施例でも第１図の
実施例と対応する部分には同一符号を付してある。シリ
コン基板１にｐ型ウェル３が形成され、このｐ型ウェル
３内に溝４に囲まれて柱状シリコン層５（51,52,…）が
形成されている。MOSトランジスタQ1はそのなかのシリ
コン層51を用いて、またもう一方のMOSトランジスタQ2
は他のシリコン層52を用いてそれぞれ構成されている。
二つのMOSトランジスタQ1,Q2の埋込みドレイン拡散層10
はそれぞれの溝の外部で接続するように配設されてお
り、これを基板表面に取り出す拡散層21が形成されてい
る。この拡散層21に共通ドレイン配線15が接続されてい
る。一方のビット線BLとなる配線141は、トランジスタQ
1のソース拡散層51とMOSトランジスタQ2のゲート電極８
にコンタクトして配設され、他方のビット線▲▼と
なる配線142は、トランジスタQ2のソース拡散層52とMOS
トランジスタQ1のゲート電極８にコンタクトして配設さ
れている。
図には示さなかったが、同じビット線に沿ってｐチャ
ネルMOSトランジスタによるPMOSセンスアンプが同様の
構造とレイアウトをもって形成される。
ネルMOSトランジスタによるPMOSセンスアンプが同様の
構造とレイアウトをもって形成される。
この実施例によるビット線センスアンプも先のインバ
ータ回路の実施例で説明したように、平面構造のMOSト
ランジスタを用いた場合に比べてゲート幅によるチップ
占有面積が非常に小さいものとなる。またMOSトランジ
スタのサブスレッショルド特性が急峻であり、ゲート電
極での信号遅延が小さく、高速動作が可能になる。
ータ回路の実施例で説明したように、平面構造のMOSト
ランジスタを用いた場合に比べてゲート幅によるチップ
占有面積が非常に小さいものとなる。またMOSトランジ
スタのサブスレッショルド特性が急峻であり、ゲート電
極での信号遅延が小さく、高速動作が可能になる。
次に本発明をSRAMに適用した実施例を説明する。MOS
トランジスタを用いた典型的なSRAMは、メモリセルをフ
リップフロップにより構成するものであり、このフリッ
プフロップを上記実施例と同様に柱状シリコン層を用い
た縦型構造トランジスタにより構成することができる。
トランジスタを用いた典型的なSRAMは、メモリセルをフ
リップフロップにより構成するものであり、このフリッ
プフロップを上記実施例と同様に柱状シリコン層を用い
た縦型構造トランジスタにより構成することができる。
第７図はその実施例のSRAMセル部の平面図であり、第
８図はその等価回路である。先の実施例と同様にしてシ
リコン基板に溝40（401,402,…）を形成することによ
り、、柱状シリコン層41（411,412,…）が配列形成され
る。トランスファゲート用MOSトランジスタT1とT2は、
それぞれ一つずつのシリコン層411と412を用いて形成さ
れている。その構造は先の実施例と基本的に同様であ
る。すなわちシリコン層41の上面にドレイン拡散層、溝
部に埋込みソース拡散層が形成され、これらシリコン層
411,412を取り囲むように多結晶シリコン膜によるゲー
ト電極421が溝40に埋込み形成されている。ゲート電極4
21は二つのMOSトランジスタT1,T2について連続的に形成
されてワード線WLを構成する。一方のドライバ用MOSト
ランジスタT3はシリコン層413を用いて、他方のドライ
バ用MOSトランジスタT4は二つのシリコン層416を用いて
それぞれ形成されている。これらのMOSトランジスタも
先の実施例と同様の構造を有する。MOSトランジスタT3
のゲート電極422は、データ配線452の下まで延在させ、
MOSトランジスタT2とT4のドレイン間を接続する多結晶
シリコン膜配線432をここでゲート電極422にコンタクト
させている。同様に、MOSトランジスタT4のゲート電極4
33は、データ配線451の下まで延在させ、MOSトランジス
タT1とT3のドレイン間を接続する多結晶シリコン膜配線
431をここでゲート電極423にコンタクトさせている。ド
レイン配線431,432はそれぞれ、負荷抵抗としての高抵
抗多結晶シリコン膜441,442を介して多結晶シリコン膜
による電源（Vcc）配線433に接続されている。Al膜から
なるデータ線451,452および接地（Ｖss）線453は、途中
を切断して示している。データ線451,452はそれぞれMOS
トランジスタT1,T2の溝部に埋込み形成されたソース拡
散層に対して、コンタクト部461,462で深く拡散形成さ
れた取出し用拡散層を介して接続されている。接地線45
3は、MOSトランジスタT3,T4に共通の埋込みソース拡散
層に対してやはり深い取出し用拡散層を介してコンタク
ト部463で接続されている。図の一点鎖線で囲まれた領
域47が素子領域を示している。
８図はその等価回路である。先の実施例と同様にしてシ
リコン基板に溝40（401,402,…）を形成することによ
り、、柱状シリコン層41（411,412,…）が配列形成され
る。トランスファゲート用MOSトランジスタT1とT2は、
それぞれ一つずつのシリコン層411と412を用いて形成さ
れている。その構造は先の実施例と基本的に同様であ
る。すなわちシリコン層41の上面にドレイン拡散層、溝
部に埋込みソース拡散層が形成され、これらシリコン層
411,412を取り囲むように多結晶シリコン膜によるゲー
ト電極421が溝40に埋込み形成されている。ゲート電極4
21は二つのMOSトランジスタT1,T2について連続的に形成
されてワード線WLを構成する。一方のドライバ用MOSト
ランジスタT3はシリコン層413を用いて、他方のドライ
バ用MOSトランジスタT4は二つのシリコン層416を用いて
それぞれ形成されている。これらのMOSトランジスタも
先の実施例と同様の構造を有する。MOSトランジスタT3
のゲート電極422は、データ配線452の下まで延在させ、
MOSトランジスタT2とT4のドレイン間を接続する多結晶
シリコン膜配線432をここでゲート電極422にコンタクト
させている。同様に、MOSトランジスタT4のゲート電極4
33は、データ配線451の下まで延在させ、MOSトランジス
タT1とT3のドレイン間を接続する多結晶シリコン膜配線
431をここでゲート電極423にコンタクトさせている。ド
レイン配線431,432はそれぞれ、負荷抵抗としての高抵
抗多結晶シリコン膜441,442を介して多結晶シリコン膜
による電源（Vcc）配線433に接続されている。Al膜から
なるデータ線451,452および接地（Ｖss）線453は、途中
を切断して示している。データ線451,452はそれぞれMOS
トランジスタT1,T2の溝部に埋込み形成されたソース拡
散層に対して、コンタクト部461,462で深く拡散形成さ
れた取出し用拡散層を介して接続されている。接地線45
3は、MOSトランジスタT3,T4に共通の埋込みソース拡散
層に対してやはり深い取出し用拡散層を介してコンタク
ト部463で接続されている。図の一点鎖線で囲まれた領
域47が素子領域を示している。
この実施例によっても、先の実施例と同様に占有面積
の縮小と高信頼性化という効果が得られる。
の縮小と高信頼性化という効果が得られる。
上記実施例では、高抵抗多結晶シリコン負荷を用いた
SRAMを説明したが、完全CMOS型のフリップフロップ,E/E
型フリップフロップ,E/D型フリップフロップを用いたSR
AMにも同様に本発明を適用することが出来る。
SRAMを説明したが、完全CMOS型のフリップフロップ,E/E
型フリップフロップ,E/D型フリップフロップを用いたSR
AMにも同様に本発明を適用することが出来る。
第９図は、本発明をBiCMOS回路に適用した実施例の構
造である。図では、ｐチャネルMOSトランジスタPMOSと
ｎチャネルMOSトランジスタNMOSからなるCMOSインバー
タ・ゲート部と、これと一体形成されたnpnトランジス
タBTとを示している。CMOSゲート部の構造は、第１図お
よび第２図の実施例で説明したものと同様であり、従っ
てそれらと対応する部分にはそれらと同一符号を付して
いる。npnトランジスタBTは、ｎ型ウェル31内に形成さ
れており、n+コレクタ埋込み層32、ｐ型ベース層および
n+型エミッタ層34を有する。コレクタ埋込み層32はn+型
取出し拡散層35によって基板表面に取出されて、ここに
コレクタ電極38がコンタクトしている。ｐ型ベース層33
には好ましくは高濃度の外部ベース層が形成され、ここ
にベース電極37がコンタクトする。エミッタ層33にはエ
ミッタ電極36がコンタクトする。
造である。図では、ｐチャネルMOSトランジスタPMOSと
ｎチャネルMOSトランジスタNMOSからなるCMOSインバー
タ・ゲート部と、これと一体形成されたnpnトランジス
タBTとを示している。CMOSゲート部の構造は、第１図お
よび第２図の実施例で説明したものと同様であり、従っ
てそれらと対応する部分にはそれらと同一符号を付して
いる。npnトランジスタBTは、ｎ型ウェル31内に形成さ
れており、n+コレクタ埋込み層32、ｐ型ベース層および
n+型エミッタ層34を有する。コレクタ埋込み層32はn+型
取出し拡散層35によって基板表面に取出されて、ここに
コレクタ電極38がコンタクトしている。ｐ型ベース層33
には好ましくは高濃度の外部ベース層が形成され、ここ
にベース電極37がコンタクトする。エミッタ層33にはエ
ミッタ電極36がコンタクトする。
本発明による縦型MOSトランジスタは、埋込み拡散層
とこれを基板表面に取出す拡散層を用いる構造としてい
るため、バイポーラトランジスタの製造プロセスと多く
を共通化することができる。即ち第９図の構造におい
て、npnトランジスタBTを形成するためのｎ型ウェル31
はｐチャネルMOSトランジスタPMOSを形成するためのｎ
型ウェル２と同時に形成することができる。コレクタ埋
込み層32はｎチャネルMOSトランジスタNMOSの埋込みド
レイン拡散層12と同時に形成することができる。コレク
タ取出し拡散層35は埋込みドレイン拡散層12の取出し拡
散層21と同時に形成することができる。エミッタ層34は
ｎチャネルMOSトランジスタのソース拡散層11と同時に
形成することができる。
とこれを基板表面に取出す拡散層を用いる構造としてい
るため、バイポーラトランジスタの製造プロセスと多く
を共通化することができる。即ち第９図の構造におい
て、npnトランジスタBTを形成するためのｎ型ウェル31
はｐチャネルMOSトランジスタPMOSを形成するためのｎ
型ウェル２と同時に形成することができる。コレクタ埋
込み層32はｎチャネルMOSトランジスタNMOSの埋込みド
レイン拡散層12と同時に形成することができる。コレク
タ取出し拡散層35は埋込みドレイン拡散層12の取出し拡
散層21と同時に形成することができる。エミッタ層34は
ｎチャネルMOSトランジスタのソース拡散層11と同時に
形成することができる。
従ってこの実施例によれば、バイポーラトランジスタ
とMOSトランジスタの工程共通化によって、BiCMOS回路
を簡単な製造工程で実現することができる。
とMOSトランジスタの工程共通化によって、BiCMOS回路
を簡単な製造工程で実現することができる。
［発明の効果］ 以上述べたように本発明によれば，柱状半導体層の側
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくした各種MOS集積
回路を得ることができる。またチャネル領域がフィール
ドに接していないために，ホットキャリア効果に対する
耐性が強く，優れた回路特性が得られる。更に，サブス
レッショルド特性の改善によって，スタンバイ時の消費
電流も大きく低減できる。占有面積の縮小に伴って、必
要なゲート幅に対してソース，ドレインの接合容量を非
常に小さいものとすることができるから、高速スイッチ
ング動作が可能な回路も容易に実現することができる。
更にまた本発明におけるMOSトランジスタは、埋込み拡
散層を用いた縦型構造としているが、基板表面は全体と
して平坦性を保ち、埋込み拡散層はこれに達する深さの
拡散層を用いて基板表面に取出している。従って電極配
線の加工が容易である。
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくした各種MOS集積
回路を得ることができる。またチャネル領域がフィール
ドに接していないために，ホットキャリア効果に対する
耐性が強く，優れた回路特性が得られる。更に，サブス
レッショルド特性の改善によって，スタンバイ時の消費
電流も大きく低減できる。占有面積の縮小に伴って、必
要なゲート幅に対してソース，ドレインの接合容量を非
常に小さいものとすることができるから、高速スイッチ
ング動作が可能な回路も容易に実現することができる。
更にまた本発明におけるMOSトランジスタは、埋込み拡
散層を用いた縦型構造としているが、基板表面は全体と
して平坦性を保ち、埋込み拡散層はこれに達する深さの
拡散層を用いて基板表面に取出している。従って電極配
線の加工が容易である。
第１図（ａ）（ｂ）は，本発明の一実施例のCMOSインバ
ータ回路を示す平面図とその等価回路図， 第２図（ａ）〜（ｄ）はその各部断面図， 第３図は上記実施例のトランジスタの動作時の特性を説
明するための図， 第４図（ａ）（ｂ）は他の実施例のCMOSインバータ回路
を示す平面図とその等価回路図、 第５図（ａ）〜（ｄ）はその各部断面図、 第６図（ａ）（ｂ）（ｃ）は本発明をDRAMセンスアンプ
に適用した実施例の平面図とそのＡ−Ａ′断面図および
等価回路図、 第７図は本発明をSRAMに適用した実施例の平面図、 第８図はそのSRAMセルの等価回路図、 第９図は本発明をBiCMOS回路に適用した実施例の断面
図、 第10図（ａ）（ｂ）は第１図の実施例のｎチャネルMOS
トランジスタ構造を模式的に示す図、 第11図（ａ）（ｂ）は第１図の実施例のｐチャネルMOS
トランジスタのサブスレッショルド特性を従来構造と比
較して示す図， 第12図（ａ）（ｂ）は同じくホットキャリア効果ストレ
スによる特性変化を従来構造と比較して示す図， 第13図は試験のため試作した本発明でのトランジスタ面
積を従来構造と比較して示す図， 第14図（ａ）（ｂ）は同じく静特性を従来構造と比較し
て示す図， 第15図は第１図（ａ）に対応する素子パラメータをもつ
従来のMOSトランジスタ構造を示す平面図である。 １……シリコン基板、２……ｎ型ウェル、３……ｐ型ウ
ェル、４（41,42）,40（401,402,…）……溝、5,6,41
（411,412,…）……柱状シリコン層、７……ゲート酸化
膜、8,42（421,422,…）……ゲート電極、９……p+型ソ
ース拡散層、10……p+型埋込みドレイン拡散層、11……
n+型ソース拡散層、12……n+型埋込みドレイン拡散層、
13……CVD酸化膜,14〜17……Al電極配線,19……空乏
層、20……p+型ドレイン取出し拡散層、21……n+型ドレ
イン取出し拡散層。
ータ回路を示す平面図とその等価回路図， 第２図（ａ）〜（ｄ）はその各部断面図， 第３図は上記実施例のトランジスタの動作時の特性を説
明するための図， 第４図（ａ）（ｂ）は他の実施例のCMOSインバータ回路
を示す平面図とその等価回路図、 第５図（ａ）〜（ｄ）はその各部断面図、 第６図（ａ）（ｂ）（ｃ）は本発明をDRAMセンスアンプ
に適用した実施例の平面図とそのＡ−Ａ′断面図および
等価回路図、 第７図は本発明をSRAMに適用した実施例の平面図、 第８図はそのSRAMセルの等価回路図、 第９図は本発明をBiCMOS回路に適用した実施例の断面
図、 第10図（ａ）（ｂ）は第１図の実施例のｎチャネルMOS
トランジスタ構造を模式的に示す図、 第11図（ａ）（ｂ）は第１図の実施例のｐチャネルMOS
トランジスタのサブスレッショルド特性を従来構造と比
較して示す図， 第12図（ａ）（ｂ）は同じくホットキャリア効果ストレ
スによる特性変化を従来構造と比較して示す図， 第13図は試験のため試作した本発明でのトランジスタ面
積を従来構造と比較して示す図， 第14図（ａ）（ｂ）は同じく静特性を従来構造と比較し
て示す図， 第15図は第１図（ａ）に対応する素子パラメータをもつ
従来のMOSトランジスタ構造を示す平面図である。 １……シリコン基板、２……ｎ型ウェル、３……ｐ型ウ
ェル、４（41,42）,40（401,402,…）……溝、5,6,41
（411,412,…）……柱状シリコン層、７……ゲート酸化
膜、8,42（421,422,…）……ゲート電極、９……p+型ソ
ース拡散層、10……p+型埋込みドレイン拡散層、11……
n+型ソース拡散層、12……n+型埋込みドレイン拡散層、
13……CVD酸化膜,14〜17……Al電極配線,19……空乏
層、20……p+型ドレイン取出し拡散層、21……n+型ドレ
イン取出し拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−268172（ＪＰ，Ａ) 特開 昭63−153864（ＪＰ，Ａ) 特開 昭61−269377（ＪＰ，Ａ) 特開 昭58−207675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 27/092 H01L 27/10
Claims (4)
- 【請求項１】表面部に第１導電型半導体層を有する基板
と、 この基板の前記第１導電型半導体層領域に形成された溝
により取り囲まれ、下部領域が前記第１導電型半導体層
に繋がる一または二以上の第１導電型の柱状半導体層
と、 この柱状半導体層の外周面に形成されたゲート絶縁膜
と、 このゲート絶縁膜が形成された柱状半導体層を取り囲む
ように前記溝に埋め込まれたゲート電極と、 前記柱状半導体層を取り囲む溝底部に埋め込まれた第２
導電型の第１の拡散層と、 前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、 前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、 前記基板表面に配設されて前記第２の拡散層にコンタク
トする第１の主電極と、 前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、 を有することを特徴とする半導体装置。 - 【請求項２】MOSトランジスタを用いて構成されたイン
バータ回路を含む半導体装置であって、前記インバータ
回路を構成するMOSトランジスタは、 表面部に第１導電型半導体層を有する基板と、 この基板の前記第１導電型半導体層領域に形成された溝
により取り囲まれ、下部領域が前記第１導電型半導体層
に繋がる一または二以上の第１導電型の柱状半導体層
と、 この柱状半導体層の外周面に形成されたゲート絶縁膜
と、 このゲート絶縁膜が形成された柱状半導体層を取り囲む
ように前記溝に埋め込まれたゲート電極と、 前記柱状半導体層を取り囲む溝底部に埋め込まれた第２
導電型の第１の拡散層と、 前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、 前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、 前記基板表面に配設されて前記第２の拡散層にコンタク
トする第１の主電極と、 前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、 を有することを特徴とする半導体装置。 - 【請求項３】CMOSインバータ回路を含む半導体装置であ
って、前記CMOSインバータ回路は、 表面部にｐ型半導体層およびこれに隣接するｎ型半導体
層を有する基板と、 前記ｐ型半導体層領域に形成された第１の溝により取り
囲まれ、下部領域が前記ｐ型半導体層に繋がる一または
二以上のｐ型の柱状半導体層と、 前記ｎ型半導体層領域に形成された第２の溝により取り
囲まれ、下部領域が前記ｎ型半導体層に繋がる一または
二以上のｎ型の柱状半導体層と、 これらｐ型およびｎ型の柱状半導体層の外周面にそれぞ
れ形成されたゲート絶縁膜と、 このゲート絶縁膜が形成された前記ｐ型およびｎ型の柱
状半導体層を取り囲むように前記第１および第２の溝に
埋め込まれ、溝の外部で共通接続されたゲート電極と、 前記第１の溝底部に埋め込まれた第１のｎ型拡散層と、 前記ｐ型の柱状半導体層の上面に形成された第２のｎ型
拡散層と、 前記ｐ型半導体層領域の前記第１の溝の外側に前記第１
のｎ型拡散層に達する深さに拡散形成されて第１のｎ型
拡散層を基板表面に取り出す第３のｎ型拡散層と、 前記第２の溝底部に埋め込まれた第１のｐ型拡散層と、 前記ｎ型の柱状半導体層の上面に形成された第２のｐ型
拡散層と、 前記ｎ型半導体層領域の前記第２の溝の外側に前記第１
のｐ型拡散層に達する深さに拡散形成されて第１のｐ型
拡散層を基板表面に取り出す第３のｐ型拡散層と、 前記基板表面に配設されて前記第１のｎ型拡散層、第３
のｎ型拡散層、第１のｐ型拡散層および第３のｐ型拡散
層にそれぞれコンタクトする主電極と、 を有することを特徴とする半導体装置。 - 【請求項４】MOSトランジスタを用いて構成されたフリ
ップフロップ回路を含む半導体装置であって、前記フリ
ップフロップ回路を構成するMOSトランジスタは、 表面部に第１導電型半導体層を有する基板と、 この基板の前記第１導電型半導体層領域に形成された溝
により取り囲まれ、下部領域が前記第１導電型半導体層
に繋がる一または二以上の第１導電型の柱状半導体層
と、 この柱状半導体層の外周面に形成されたゲート絶縁膜
と、 このゲート絶縁膜が形成された柱状半導体層を取り囲む
ように前記溝に埋め込まれたゲート電極と、 前記柱状半導体層を取り囲む溝底部に埋め込まれた第２
導電型の第１の拡散層と、 前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、 前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、 前記基板表面に配設されて前記第２の拡散層にコンタク
トする第１の主電極と、 前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、 を有することを特徴とする半導体装置。
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