JP2007208073A - 半導体装置およびその製造方法 - Google Patents

Abstract

【目的】同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子を精度よく最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】相補型のＴＬＰＭのＰｃｈＴＬＰＭの第２トレンチ１２の深さよりＮｃｈＴＬＰＭの第１トレンチの深さを浅くすることで、ＮｃｈＴＬＰＭのチャネル長の最適化を図りオン抵抗を小さくすることができる。また第１トレンチと第１ｎドレイン領域を形成するマスクを同一とし、第２トレンチと第１ｐドレイン領域を形成するマスクを同一とすることで、フォト工程を減らして低コスト化を図ることができる。また、セルフアラインにより第１ｎドレイン領域を高精度に形成できる。
【選択図】 図１

Description

この発明は、トレンチ横型パワーＭＯＳＦＥＴ(以下、ＴＬＰＭと称す)などの半導体装置およびその製造方法に関する。

低オン抵抗および高耐圧を必要とする、電源用ＩＣ、モーター駆動用ＩＣなどパワーＩＣ全般に適用されるＴＬＰＭのうち相補型のＴＬＰＭについて以下に説明する。

図１９は、従来の相補型のＴＬＰＭの要部断面図である。ＴＬＰＭは、トレンチの側壁にゲートを形成した高耐圧ＭＯＳＦＥＴである。Ｎｃｈ（ｎチャネル）ＴＬＰＭとＰｃｈ（ｐチャネル）ＴＬＰＭのトレンチは同時に形成し、トレンチの幅とトレンチの深さは同じである。

この相補型のＴＬＰＭは、ｐ基板８１と、ｐ基板８１の表面層に形成したｎウェル領域８２と、ｎウェル領域８２の表面から内部に向って形成した同一深さの複数のトレンチ９２と、ｎウェル領域８２の表面に選択的に形成したＬＯＣＯＳ酸化膜９５と、ＬＯＣＯＳ酸化膜９５を挟んだ右側のトレンチ９２と接して形成したｐベース領域８３と、ＬＯＣＯＳ酸化膜９５を挟んだ左側のトレンチ９２と接して形成したｎベース領域８４と、ｐベース領域８３側に形成されたトレンチ９２の底部に形成した第１ｎドレイン領域９６と、ｎベース領域８４側に形成されたトレンチ９２の底部に形成した第１ｐドレイン領域９７と、ｐベース領域８３の表面層に形成したｎソース領域１００と、ｎベース領域の表面層に形成したｐソース領域１０２と、トレンチ９２の側壁にゲート絶縁膜１０４を介して形成した第１ゲート電極１０５および第２ゲート電極１０６と、ｐベース領域８３側のトレンチ９２に挟まれたｎウェル領域８２の表面層に形成された第２ｎドレイン領域５８と、第２ｎドレイン領域５８の表面層に形成したｎコンタクト領域１０１と、ｎベース領域側のトレンチ９２に挟まれたｎウェル領域８２の表面層に形成された第２ｐドレイン領域９９と、第２ｐドレイン領域９９の表面層に形成したｐコンタクト領域１０３と、第２ｎドレイン領域５８の表面層に形成したｎコンタクト領域１０１と、第２ｐドレイン領域９９の表面層に形成したｐコンタクト領域１０３とｎソース領域１００上およびｎコンタクト領域１０１上にそれぞれプラグ１０７を介して形成したＮｃｈＴＬＰＭのソース電極１０８およびドレイン電極１０９と、ｐソース領域１０２上およびｐコンタクト領域１０３上にそれぞれプラグ１０７を介して形成したＰｃｈＴＬＰＭのソース電極１１０およびドレイン電極１１１とを有している。また、このようなＰｃｈＴＬＰＭとＮｃｈＴＬＰＭとのトレンチを同時に形成し、同じ深さのトレンチを形成することは特許文献１にも記載されている。

図２０〜図２３に示す従来の製造方法では、トレンチ９２を形成するために必要となるマスク酸化膜８０と第１ｎドレイン領域９６を形成するためのリン８９のイオン注入８８で必要となる第１レジストマスク８５および第１ｐドレイン領域９７を形成するためのボロン９４のイオン注入９３で必要となる第２レジストマスク９０の3枚のマスクが必要となり、これらのマスクを形成するために３回のフォト工程が必要となり、製造コストが増大する。

特許文献１には、さらに、ＴＬＰＭのゲート電極とＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）のゲート電極およびＰＭＯＳ（ｐチャネルＭＯＳＦＥＴ）のゲート電極を同一のポリシリコン層のパターニングにより形成する。また、ＴＬＰＭのドレイン電極およびソース電極、ＮＭＯＳのドレイン電極およびソース電極、ならびにＰＭＯＳのソース電極およびドレイン電極を同一のメタル配線層のパターニングにより形成する。プリント基板に対するワイヤボンディングをおこなわずに、これらのメタル配線層およびポリシリコン層を介してＴＬＰＭと、ＮＭＯＳおよびＰＭＯＳとを相互に電気的に接続することで、ＴＬＰＭとプレーナ型デバイスとを同一半導体基板上に有するＩＣチップの小型化、低オン抵抗化および低コスト化を実現できることが報告されている。
特開２００４−１９３５３５号公報

この従来構造では、図２０に示すように、ＮｃｈＴＬＰＭとＰｃｈＴＬＰＭのトレンチを同時に形成するため、ＮｃｈＴＬＰＭとＰｃｈＴＬＰＭでトレンチ９２の深さが同じである。ｎ型不純物として一般的に用いられるリンやヒ素とｐ型不純物として一般的に用いられるボロンでは拡散深さが異なる（ボロンの方が原子半径が小さく質量も小さいため拡散係数が大きく、深くまで拡散する）。よって、トレンチ深さが同じ場合、ベース領域の拡散深さが深いＰｃｈＴＬＰＭに合わせて設計する必要がある。この時ＮｃｈＴＬＰＭはトレンチ深さが過剰となり、ｎソース領域１００と第１ｎドレイン領域９６に挟まれたｐベース領域８３の厚さが過剰に長くなり、無駄なチャネル領域が形成されてしまい、オン抵抗が上がってしまう。つまり、トレンチ深さが同じ場合は、ＰｃｈＭＯＳＦＥＴに合わせて設計するため、ＮｃｈＭＯＳＦＥＴは最適設計できなくなる。その結果、ＮｃｈＭＯＳＦＥＴのオン抵抗が増大する。

また、耐圧クラスが異なるトレンチゲート型素子を同一基板に形成した場合に、両素子のトレンチを同時に形成すると、トレンチ深さが同一になり、耐圧クラスの低い素子のトレンチ深さが深くなりすぎて、最適設計できなくなり、オン抵抗が増大する。

この発明の目的は、前記の課題を解決して、同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子の最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供することにある。

前記の目的を達成するために、 前記の目的を達成するために、同一の半導体基板にトレンチゲート型素子を複数有する半導体装置において、トレンチ深さが異なる構成とする。

また、半導体層の表面から内部に向って形成した第１トレンチと、該第１トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第１ゲート電極と、前記第１トレンチの底部の前記半導体層に形成した第１導電型の第１ドレイン領域と、前記第１トレンチの前記第１ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記第１トレンチの前記側壁と接して形成した第１導電型の第１ソース領域とを備える第１トレンチ横型ＭＯＳＦＥＴと、
半導体層の表面から内部に向って形成した第２トレンチと、該第２トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第２ゲート電極と、前記第２トレンチの底部の前記半導体層に形成した第２導電型の第２ドレイン領域と、前記第２トレンチの前記第２ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第１導電型の第２ベース領域と、該第２ベース領域の表面層に前記第２トレンチの前記側壁と接して形成した第２導電型の第２ソース領域とを備える第２トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置において、
前記第１トレンチ横型ＭＯＳＦＥＴの第１トレンチの深さと前記第２トレンチ横型ＭＯＳＦＥＴの第２トレンチ深さが異なる構成とする。

また、半導体層の表面から内部に向って形成した第３トレンチと、該第３トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第３ゲート電極と、前記第３トレンチの底部の前記半導体層に形成した第１導電型の第３ドレイン領域と、前記第３トレンチの前記第３ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第３ベース領域と、該第３ベース領域の表面層に前記第３トレンチの前記側壁と接して形成した第１導電型の第３ソース領域とを備える第３トレンチ横型ＭＯＳＦＥＴと、
前記半導体層の表面から内部に向って形成した第４トレンチと、該第４トレンチの少なくとも一方の側壁に前記ゲート絶縁膜を介して形成した第４ゲート電極と、前記第４トレンチの底部の前記半導体層に形成した第１導電型の第４ドレイン領域と、前記第４トレンチの前記第４ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第４ベース領域と、該第４ベース領域の表面層に前記第４トレンチの前記側壁と接して形成した第１導電型の第４ソース領域とを備える第４トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置において、
前記第３トレンチ横型ＭＯＳＦＥＴの第３トレンチの深さと前記第４トレンチ横型ＭＯＳＦＥＴの第４トレンチ深さが異なる構成とする。

また、前記第１トレンチ横型ＭＯＳＦＥＴが前記第２トレンチ横型ＭＯＳＦＥＴより素子耐圧が高く、前記第１トレンチの深さが前記第２トレンチの深さより深いとよい。

また、前記第3トレンチ横型ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴであり、前記第４トレンチ横型ＭＯＳＦＥＴがｎチャネルＭＯＳＦＥＴであり、前記第３トレンチの深さが前記第４トレンチの深さより深いとよい。

また、複数のトレンチと、該トレンチのそれぞれの底部に形成されるドレイン領域を有する半導体装置の製造方法において、前記トレンチを形成するマスクを前記ドレイン領域を形成するマスクとして用いる製造方法とする。

また、半導体層の表面から内部に向って形成した第１トレンチと、該第１トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第１ゲート電極と、前記第１トレンチの底部の前記半導体層に形成した第１導電型の第１ドレイン領域と、前記第１トレンチの前記第１ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記第１トレンチの前記側壁と接して形成した第１導電型の第１ソース領域とを備える第１トレンチ横型ＭＯＳＦＥＴと、
半導体層の表面から内部に向って形成した第２トレンチと、該第２トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第２ゲート電極と、前記第２トレンチの底部の前記半導体層に形成した第２導電型の第２ドレイン領域と、前記第２トレンチの前記第２ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第１導電型の第２ベース領域と、該第２ベース領域の表面層に前記第２トレンチの前記側壁と接して形成した第２導電型の第２ソース領域とを備える第２トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置の製造方法において、
第１マスクを用いて前記第1トレンチを形成する工程と、
前記第１マスクを用いて前記第１ドレイン領域を形成する工程と、
第２マスクを用いて前記第２トレンチを形成する工程と、
前記第２マスクを用いて前記第２ドレイン領域を形成する工程と、
を有する製造方法とする。

また、半導体層の表面から内部に向って形成した第３トレンチと、該第３トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第３ゲート電極と、前記第３トレンチの底部の前記半導体層に形成した第１導電型の第３ドレイン領域と、前記第３トレンチの前記第３ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第３ベース領域と、該第３ベース領域の表面層に前記第３トレンチの前記側壁と接して形成した第１導電型の第３ソース領域とを備える第３トレンチ横型ＭＯＳＦＥＴと、
前記半導体層の表面から内部に向って形成した第４トレンチと、該第４トレンチの少なくとも一方の側壁に前記ゲート絶縁膜を介して形成した第４ゲート電極と、前記第４トレンチの底部の前記半導体層に形成した第１導電型の第４ドレイン領域と、前記第４トレンチの前記第４ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第４ベース領域と、該第４ベース領域の表面層に前記第４トレンチの前記側壁と接して形成した第１導電型の第４ソース領域とを備える第４トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置の製造方法において、
第３マスクを用いて前記第３トレンチを形成する工程と、
前記第３マスクを用いて前記第３ドレイン領域を形成する工程と、
第４マスクを用いて前記第４トレンチを形成する工程と、
前記第４マスクを用いて前記第４ドレイン領域を形成する工程と、
を有する製造方法とする。

また、開口幅の異なる複数の開口部を有するマスクを用いて、深さの異なるトレンチを同時に形成するとよい。

相補型のＴＬＰＭを形成する場合、トレンチエッチングを別工程として、ＰｃｈＴＬＰＭとＮｃｈＴＬＰＭのそれぞれのデバイスに合ったトレンチ深さとすることで、それぞれの素子を最適設計することができる。特にＮｃｈＴＬＰＭのトレンチ深さを最適化できることでオン抵抗の低減を図ることができる。

また、トレンチエッチングを分けることにより、トレンチ底部に形成する第１ｐドレイン領域および第１ｎドレイン領域へのそれぞれのイオン注入はトレンチマスク酸化膜をマスクとしてセルフアラインで形成するので、ＰｃｈＴＬＰＭのトレンチ形成、ＮｃｈＴＬＰＭのトレンチ形成の２回のフォト工程で第１ｐドレイン領域および第１ｎドレイン領域まで形成できて、従来のトレンチエッチングを同時にする場合のトレンチマスク形成工程、ｎドレイン領域形成工程およびｐドレイン領域形成工程の３回のマスクが必要となるフォト工程と比べ低コスト化を図ることができる。

このように、ＰｃｈＴＬＰＭとＮｃｈＴＬＰＭのトレンチを別工程で形成し深さを変えることで、Ｎｃｈ，Ｐｃｈそれぞれに最適なデバイス設計とすることができる。

また、耐圧クラスが異なり同一導電型チャネルを有するＴＬＰＭにおいて、耐圧の高いＴＬＰＭのトレンチ深さを耐圧が低いＴＬＰＭのトレンチ深さより深く形成することでそれぞれのＴＬＰＭを最適設計することができる。

実施の形態を以下の実施例にて説明する。

図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は相補型のＴＬＰＭの要部断面図であり、ＰｃｈＴＬＰＭとＮｃｈＴＬＰＭでトレンチの深さが異なる断面図である。

相補型のＴＬＰＭは、ｐ基板１と、ｐ基板１上に形成したｎウェル領域２と、ｎウェル領域２の表面から内部に向ってそれぞれ形成した第１トレンチ７および第１トレンチ７より深さが深い第２トレンチ１２と、第１トレンチ７の底部に形成した第１ドレイン領域１６と、第２トレンチの底部に形成した第１ｐドレイン領域１７と、第１トレンチ７の側壁にゲート絶縁膜２４を介して形成した第１ゲート電極２５と、第２トレンチ１２の側壁にゲート絶縁膜２４を介して形成した第２ゲート電極２６と、第１トレンチ７に挟まれたｎウェル領域の表面層に形成した第２ｎドレイン領域１８と、第２トレンチ１２に挟まれたｎウェル領域２の表面層に形成した第２ｐドレイン領域１９と、ｐベース領域３の表面層で第１トレンチ７の側壁と接して形成したｎソース領域２０と、ｎベース領域４の表面層で第２トレンチ１２の側壁と接して形成したｐソース領域２２と、第２ｎドレイン領域１８の表面層に形成したｎコンタクト領域２１（ｎドレインコンタクト領域）と、第２ｐドレイン領域１９の表面層に形成したｐコンタクト領域２３（ｐドレインコンタクト領域）と、ｎソース領域２０とｎコンタクト領域２１とｐソース領域２２およびｐコンタクト領域２３とそれぞれプラグ２７を介して形成したソース電極２８とドレイン電極２９とソース電極３０およびドレイン電極３１で構成される。ただし、第１ゲート電極２５および第２ゲート電極２６とそれぞれ対向して第１トレンチ７および第２トレンチ１２の側壁にそれぞれ形成されるＡ部の電極は、ドレイン電極２９，３１とそれぞれ電気的に接続する。

Ａ部の電極をドレイン電極２９，３１と同電位とすることで、ｎコンタクト領域２１の周囲にプラグ２７によるコンタクトバリアメタル形成などで発生した欠陥に空乏層が到達しリーク電流を生じることを防止できる。さらに拡張ドレインのトレンチ側壁表面の界面準位トラップが安定し、耐圧、リーク電流の刑事変動が抑制できる。

例えば、２０Ｖ耐圧クラスのＮｃｈＴＬＰＭの場合、第１トレンチ７の幅は仕上がり（工程完了）時１μｍ程度、第１トレンチ７の深さは仕上がり時０．８μｍ程度が耐圧とオン抵抗のトレードオフの点からすると最適値である。一方ＰｃｈＴＬＰＭの場合、第２トレンチ１２の幅は仕上がり（工程完了）時１μｍ程度、第２トレンチ１２の深さは仕上がり時１．２μｍ程度が最適値である。十分なチャネルパンチスルー耐圧の確保、およびチャネルリーク電流を低減のためには０．３μｍ程度のチャネル長（ソース領域と第１ｎドレイン領域の間のトレンチ側壁側のベース領域の長さ）が必要であるとすると、デザインルールが０．６μｍ程度のプロセスでは、ｎソース領域２０の拡散深さは０．２μｍ程度である一方、ｐソース領域２２は０．４μｍとｎソース領域２０より０．２μｍ深い。またトレンチ底面に形成される第１ｎドレイン領域１６および第１ｐドレイン領域１７の拡散深さ（底面からの不純物のせり上がり）も考慮する必要がある。ドレイン領域は工程の比較的初期段階に形成できるので、イオン注入条件や熱処理の最適化が可能であるものの、やはり第１ｐドレイン領域１７の形成に用いられるボロンと第１ｎドレイン領域１６の形成に用いられるリンでは、ボロンの拡散係数が大きいため、トレンチ底面からのドレイン領域のせり出しがＰｃｈＴＬＰＭの方が大きくなる。よって、十分なチャネルパンチスルー耐圧を得るために、ＰｃｈＴＬＰＭのトレンチ深さを、ＮｃｈＴＬＰＭよりも不純物の拡散深さが深くなる分深くする必要がある。

このように、第１トレンチ７の深さより第２トレンチ２の深さを深く形成することで、ＰｃｈＴＬＰＭのチャネル長の最適化を図りながら、ＮｃｈＴＬＰＭのｎソース領域２０と第１ｎドレイン領域１６に挟まれたｐベース領域３の長さ（チャネル長）を最適化することができて、オン抵抗の低減を図ることができる。

図２〜図９は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。この図は図１の相補型のＴＬＰＭの製造方法を示した工程図である。

ｐ基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｐベース領域３となるｐ領域３ａ（ボロンをイオン注入した領域を示す）とｎベース領域４となるｎ領域４ａ（リンをイオン注入した領域を示す）を形成する。開口部６を有する第１マスク酸化膜５をｐ領域３ａとｎウェル領域２に跨るように形成する(図２)。

つぎに、第１マスク酸化膜５をマスクとして第１トレンチ７を形成する（図３）。

つぎに、第１マスク酸化膜５をマスクとして第１トレンチ７の底面にリン９のイオン注入８を行う(図４)。

つぎに、第１マスク酸化膜５を除去し、開口部１１を有する第２マスク酸化膜１０をｎ領域４とｎベース領域２に跨るように形成し、この第２マスク酸化膜１０をマスクに第２トレンチ１２を形成する(図５)。

つぎに、第２マスク酸化膜１０をマスクとして第２トレンチ１２の底面にボロン１４のイオン注入１３を行う(図６)。

つぎに、第２マスク酸化膜を除去し、その後熱処理して、イオン注入８，１３をしたリン９およびボロン１４を拡散して、第１トレンチ７の底部に第１ｎドレイン領域１６を形成し、第２トレンチ１２の底部に第１ｐドレイン領域１７を形成する。この熱処理で、ｐ領域３ａはｐベース領域３となり、ｎ領域４ａはｎベース領域４となる。

続いて、第１トレンチ７に挟まれたｎウェル領域２の表面層に第１ｎドレイン領域１６および第１トレンチ７の側壁に接するように第２ｎドレイン領域１８を形成し、第１ｐドレイン領域１７および第２トレンチ１２の側壁に接するように第２ｐドレイン領域１９を形成する（図７）。

つぎに、ｐベース領域３上、ｎベース領域４上およびこれらの領域に挟まれたｎウェル領域２上に跨るようにＬＯＣＯＳ酸化膜１５を形成し、第１トレンチ７および第２トレンチ１２の側壁にゲート絶縁膜２４を形成し、このゲート絶縁膜２４を介して第１トレンチ７の側壁に第１ゲート電極２５を形成し、第２トレンチ１２の側壁に第２ゲート電極２６を形成する。ｐベース領域３の表面層に第１トレンチ７に接するようにｎソース領域２０を形成し、ｎベース領域４の表面層に第２トレンチ１２に接するようにｐソース領域２２を形成し、第２ｎドレイン領域１８および第２ｐドレイン領域１９の表面層にｎコンタクト領域２１およびｐコンタクト領域２３をそれぞれ形成する（図８）。

ｎソース領域２０、ｐソース領域２２、ｎコンタクト領域２１およびｐコンタクト領域２３と電気的に接続するそれぞれプラグ２７を介してソース電極２８、３０およびドレイン電極２９、３１を形成してＮｃｈＴＬＰＭおよびＰｃｈＴＬＰＭが製作される(図９)。

図３〜図６に示すように、第１トレンチ７と、第１ｎドレイン領域１６を形成するリン９のイオン注入８とを第１マスク酸化膜５で行い、第２トレンチ１２と、第１ｐドレイン領域１７を形成するボロン１４のイオン注入１３とを第２マスク酸化膜５で行うことで、従来の方法に比べてフォト工程を１回減じることができて、製造コストを低減することができる。

また、セルフアラインで第１ｎドレイン領域１６および第１ｐドレイン領域１７を形成できるので、第１トレンチ７および第２トレンチ１２と第１ｎドレイン領域１６および第１ｐドレイン領域１７の間でパタンーンずれが生じることがなく、従来と同様に精度よく第１ｎドレイン領域１６および第１ｐドレイン領域１７を形成できる。

前記の工程は、標準ＣＭＯＳプロセスに一部工程を追加して行うことができる。そのためＣＭＯＳも容易に追加して形成することができる。またバイポーラトランジスタ、抵抗などその他の素子は、通常のＢｉ−ＣＤＭＯＳプロセスで追加作製できる。

さらに、耐圧が２０Ｖクラスの相補型のＴＬＰＭにしたときについて説明する。ＮｃｈＴＬＰＭを形成するための第１トレンチ７をマスク幅０．６μｍ、深さ０．７μｍで形成する。第１トレンチ７は、トレンチエッチングやＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｉｎｇ）によるダメージ除去や酸化、酸化膜除去などの工程を経ることで広く、深くなることがある。ここでは、マスクレイアウト(図面)上の寸法と工程終了後の第１トレンチ７の幅の差を０．４μｍ、深さの差を０．１μｍ程度とした。つまり、工程終了後の第１トレンチ７の幅は１μｍ、トレンチ深さは０．８μｍとなる。

そして、図４に示すように、トレンチを形成した第１マスク酸化膜５をそのままマスクとしてセルフアラインで第１トレンチ７の底部に第１ｎドレイン領域１６を形成する。２０Ｖ耐圧クラスでは、第１ｎドレイン領域１６を形成するためのイオン注入条件はＰ（リン） ドーズ量１×１０¹³／ｃｍ^２程度が適当である。

次に、ＮｃｈＴＬＰＭトレンチ用の第１マスク酸化膜５を除去し、ＰｃｈＴＬＰＭ用の第２マスク酸化膜１０を形成する。そして、ＰｃｈＴＬＰＭを形成するための第２トレンチ１２をマスク幅０．６μｍ、深さ１．１μｍで形成する。次に、図６に示すように、第２トレンチ１２を形成した第２マスク酸化膜１０をそのままマスクとしてセルフアラインでトレンチ底部に第１ｐドレイン領域１７を形成する。２０Ｖ耐圧クラスでは、第１ｐドレイン領域１７を形成するためのイオン注入条件は、Ｂ（ボロン）ドーズ量１×１０^１２／ｃｍ^２程度が適当である。その後、第１ｎドレイン領域、第１ｐドレイン領域、ＤＭＯＳおよびバイポーラトランジスタなどのベース領域（ベース領域のこと）を形成するためにドライブ（ドープされた不純物を熱拡散すること）を行う。場合によっては、ベースドライブはＤＭＯＳやバイポーラトランジスタなどプレーナデバイスのみに適用するため、トレンチエッチング工程の前、または、トレンチエッチング工程と第１ｎドレイン領域１６および第１ｐドレイン領域１７形成のためのイオン注入８，１３との間にすることもある。そして、必要に応じてＣＤＥなどによるトレンチダメージ除去を行い、第１、第２マスク酸化膜１０を除去する。選択酸化、しきい値電圧調整用のイオン注入の後、ゲート絶縁膜を形成し、図８のように第１、第２ゲート電極２５、２６をＬＰ−ＣＶＤ（減圧ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でポリシリコンを堆積し、異方性エッチングにより第１、第２トレンチ７、１２側壁にだけポリシリコンが残るように形成する。ＣＭＯＳ部のゲートは一般的なゲート形成方法と同様、ＴＬＰＭ部のゲート形成工程とは別工程でレジストマスクで形成する。トレンチ残し部分（第１、第２トレンチ７，１２が形成されていない個所）に、ｐソース領域２２、ｎソース領域２０を形成し、層間酸化膜を堆積する。図示しないコンタクトホールを開口し、ソース電極２８，３０およびドレイン電極２９，３１などの金属膜を形成することでプロセスは完了する。また必要に応じて多層配線する。

図１０〜図１３は、この発明の第３実施例の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。この工程は図３から図７に相当する工程である。

開口部１１と幅狭の開口部３３を有するマスク酸化膜３２を用いて第１トレンチ１２と深さが浅い第３トレンチ３４を同時に形成する。これは開口部が狭いとトレンチの深さが浅くなる特徴を利用している（図１０）
つぎに、第３トレンチ３４の個所を開口し、第１トレンチ１１の個所を塞いだ第１レジストマスク３５を形成し、図４と同様にリン９のイオン注入８を行う（図１１）。

つぎに、第１レジストマスク３５を除去し、今度は第１トレンチ１１の個所を開口し、第３トレンチ３４の個所を塞いだ第２レジストマスク３６を形成し、図６と同様にボロン１４のイオン注入１３を行う（図１２）。

つぎに、図７のように、熱処理して、ｐベース領域３、ｎベース領域４、第１ｎドレイン領域１６および第１ｐドレイン領域１７を形成する(図１３)。

その後は図８以降の工程と同じである。このようにマスク酸化膜に形成する開口部の幅を変えることで１回のトレンチエッチングで深さの異なるトレンチを形成することができる。

図１４は、この発明の第４実施例の半導体装置の要部断面図である。この図は高耐圧のＮｃｈＴＬＰＭと低耐圧ＮｃｈＴＬＰＭが形成された断面図である。勿論、ＰｃｈＴＬＰＭの場合にも適用できる。

複数の耐圧クラスのＮｃｈＴＬＰＭを集積する場合、例えば、耐圧クラス２０ＶのＴＬＰＭではトレンチ深さが１．０μｍ程度、耐圧クラス６０ＶのＴＬＰＭでは３．０μｍ程度となり、トレンチエッチング工程を分けることで各耐圧クラスごとに最適化したＴＬＰＭを集積することができる。この場合も第１、第２トレンチ４７，５２を形成するマスク酸化膜を第１ｎ、ｐドレイン領域５６，５７を形成するマスクとして利用して、製造コストの低減と第１ドレイン領域の高精度化を図ることができる。

尚、図中の符号で、４１はｐ基板、４２はｎウェル領域、４３は低耐圧側のｎベース領域、４４は高耐圧側のｎベース領域、４７は低耐圧側の第１トレンチ、５２は、高耐圧側の第２トレンチ、５５はＬＯＣＯＳ酸化膜、５６は低耐圧側の第１ｎドレイン領域、５７は高耐圧側の第１ｎドレイン領域、５８は低耐圧側の第２ｎドレイン領域、５９は高耐圧側の第２ｎドレイン領域、６０は低耐圧側のｎソース領域、６１は低耐圧側のｎコンタト領域、６２は高耐圧側のｎソース領域、６３は高耐圧側のｎコンタクト領域、６４はゲト絶縁膜、６５は低耐圧側の第１ゲート電極、６６は高耐圧側の第２ゲート電極、６７はプラグ、６８は低耐圧側のｎソース電極、６９は低耐圧側のドレイン電極、７０は高耐圧側のｎソース電極、７１は高耐圧側のドレイン電極である。

図１５〜図１８は、この発明の第５実施例の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。これらの図は図３〜図６に相当する図である。

第２実施例との違いは、図３の第１トレンチ７の深さを図５の第２トレンチ１２の深さと同じにした点である。

断面で見て右側２個の第２トレンチ１２を形成するときに用いる第１マスク酸化膜５と、左側２個の第２トレンチ１２を形成するときに用いる第２マスク酸化膜１０とを第１ｎドレイン領域１６および第２ｐドレイン領域１７を形成するためのリン９およびボロン１４のイオン注入８、１３のマスクとしても使用することで、フォト工程を従来より１工程減じることができるて、製造コストを低減できる。

また、セルフアラインで第１ｎドレイン領域１６および第１ｐドレイン領域１７を形成できるので、第１トレンチ７および第２トレンチ１２と第１ｎドレイン領域１６および第１ｐドレイン領域１７の間でパタンーンずれが生じることがなく、従来と同様に精度よく第１ｎドレイン領域１６および第１ｐドレイン領域１７を形成できる。

また、このトレンチエッチングでは、そのエッチング機構上、トレンチ幅が狭いと浅くなることがある。そのため、ＮｃｈＴＬＰＭとＰｃｈＴＬＰＭでトレンチの深さが同じで幅が異なる場合は、このように別工程とすることで、それぞれのトレンチエッチング条件に合わせたトレンチを形成することができる。

この発明の第１実施例の半導体装置の要部断面図 図１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 この発明の第３実施例の半導体装置の要部製造工程断面図 図１０に続く、この発明の第３実施例の半導体装置の要部製造工程断面図 図１１に続く、この発明の第３実施例の半導体装置の要部製造工程断面図 図１２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図 この発明の第４実施例の半導体装置の要部断面図 この発明の第５実施例の半導体装置の要部製造工程断面図 図１５に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図１６に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図１７に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 従来の相補型のＴＬＰＭの要部断面図 従来の相補型のＴＬＰＭの要部製造工程断面図 図２０に続く、従来の相補型のＴＬＰＭの要部製造工程断面図 図２１に続く、従来の相補型のＴＬＰＭの要部製造工程断面図 図２２に続く、従来の相補型のＴＬＰＭの要部製造工程断面図

符号の説明

１、４１ ｐ基板
２、４２ ｎウェル領域
３、４３、４４ ｐベース領域
３ａ ｐ領域
４ ｎベース領域
４ａ ｎ領域
５ 第１マスク酸化膜
６ 開口部
７、４７ 第１トレンチ
８ イオン注入
９ リン
１０ 第２マスク酸化膜
１１ 開口部
１２、５２ 第２トレンチ
１３ イオン注入
１４ ボロン
１５、５５ ＬＯＣＯＳ酸化膜
１６、５６，５７ 第１ｎドレイン領域
１７ 第１ｐドレイン領域
１８、５８，５９ 第２ｎドレイン領域
１９ 第２ｐドレイン領域
２０、６０、６２ ｎソース領域
２１、６１、６３ ｎコンタクト領域
２２ ｐソース領域
２３ ｐコンタクト領域
２４、６４ ゲート絶縁膜
２５、６５ 第１ゲート電極
２６、６６ 第２ゲート電極
２７、６７ プラグ
２８、６８、７０ ソース電極
２９、６９、７１ ドレイン電極
３０ ソース電極
３１ ドレイン電極
３２ 第１マスク酸化膜
３３ 開口部
３４ 第３トレンチ
３５ 第２マスク酸化膜
３６ 第３マスク酸化膜
４１ ｐ基板
４２ ｎウェル領域
４３ ｐベース領域
４４ ｐベース領域
４７ 第１トレンチ
５２ 第２トレンチ
５５ ＬＯＣＯＳ酸化膜
５６ 第１ｎドレイン領域
５７ 第１ｎドレイン領域
５８ 第２ｎドレイン領域
５９ 第２ｎドレイン領域
６０ ｎソース領域
６１ ｎコンタクト領域
６２ ｎソース領域
６３ ｎコンタクト領域
６４ ゲート絶縁膜
６５ 第１ゲート電極
６６ 第２ゲート電極
６７ プラグ
６８ ソース電極
６９ ドレイン電極
７０ ソース電極
７１ ドレイン電極

Claims (9)

1. 同一の半導体基板にトレンチゲート型素子を複数有する半導体装置において、トレンチ深さが異なることを特徴とする半導体装置。
2. 半導体層の表面から内部に向って形成した第１トレンチと、該第１トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第１ゲート電極と、前記第１トレンチの底部の前記半導体層に形成した第１導電型の第１ドレイン領域と、前記第１トレンチの前記第１ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記第１トレンチの前記側壁と接して形成した第１導電型の第１ソース領域とを備える第１トレンチ横型ＭＯＳＦＥＴと、
   半導体層の表面から内部に向って形成した第２トレンチと、該第２トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第２ゲート電極と、前記第２トレンチの底部の前記半導体層に形成した第２導電型の第２ドレイン領域と、前記第２トレンチの前記第２ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第１導電型の第２ベース領域と、該第２ベース領域の表面層に前記第２トレンチの前記側壁と接して形成した第２導電型の第２ソース領域とを備える第２トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置において、
   前記第１トレンチ横型ＭＯＳＦＥＴの第１トレンチの深さと前記第２トレンチ横型ＭＯＳＦＥＴの第２トレンチ深さが異なることを特徴とする半導体装置。
3. 半導体層の表面から内部に向って形成した第３トレンチと、該第３トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第３ゲート電極と、前記第３トレンチの底部の前記半導体層に形成した第１導電型の第３ドレイン領域と、前記第３トレンチの前記第３ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第３ベース領域と、該第３ベース領域の表面層に前記第３トレンチの前記側壁と接して形成した第１導電型の第３ソース領域とを備える第３トレンチ横型ＭＯＳＦＥＴと、
   前記半導体層の表面から内部に向って形成した第４トレンチと、該第４トレンチの少なくとも一方の側壁に前記ゲート絶縁膜を介して形成した第４ゲート電極と、前記第４トレンチの底部の前記半導体層に形成した第１導電型の第４ドレイン領域と、前記第４トレンチの前記第４ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第４ベース領域と、該第４ベース領域の表面層に前記第４トレンチの前記側壁と接して形成した第１導電型の第４ソース領域とを備える第４トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置において、
   前記第３トレンチ横型ＭＯＳＦＥＴの第３トレンチの深さと前記第４トレンチ横型ＭＯＳＦＥＴの第４トレンチ深さが異なることを特徴とする半導体装置。
4. 前記第１トレンチ横型ＭＯＳＦＥＴが前記第２トレンチ横型ＭＯＳＦＥＴより素子耐圧が高く、前記第１トレンチの深さが前記第２トレンチの深さより深いことを特徴とする請求項２に記載の半導体装置。
5. 前記第3トレンチ横型ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴであり、前記第４トレンチ横型ＭＯＳＦＥＴがｎチャネルＭＯＳＦＥＴであり、前記第３トレンチの深さが前記第４トレンチの深さより深いことを特徴とする請求項３に記載の半導体装置。
6. 複数のトレンチと、該トレンチのそれぞれの底部に形成されるドレイン領域を有する半導体装置の製造方法において、前記トレンチを形成するマスクを前記ドレイン領域を形成するマスクとして用いることを特徴とする半導体装置の製造方法。
7. 半導体層の表面から内部に向って形成した第１トレンチと、該第１トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第１ゲート電極と、前記第１トレンチの底部の前記半導体層に形成した第１導電型の第１ドレイン領域と、前記第１トレンチの前記第１ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記第１トレンチの前記側壁と接して形成した第１導電型の第１ソース領域とを備える第１トレンチ横型ＭＯＳＦＥＴと、
   半導体層の表面から内部に向って形成した第２トレンチと、該第２トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第２ゲート電極と、前記第２トレンチの底部の前記半導体層に形成した第２導電型の第２ドレイン領域と、前記第２トレンチの前記第２ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第１導電型の第２ベース領域と、該第２ベース領域の表面層に前記第２トレンチの前記側壁と接して形成した第２導電型の第２ソース領域とを備える第２トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置の製造方法において、
   第１マスクを用いて前記第1トレンチを形成する工程と、
   前記第１マスクを用いて前記第１ドレイン領域を形成する工程と、
   第２マスクを用いて前記第２トレンチを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
8. 半導体層の表面から内部に向って形成した第３トレンチと、該第３トレンチの少なくとも一方の側壁にゲート絶縁膜を介して形成した第３ゲート電極と、前記第３トレンチの底部の前記半導体層に形成した第１導電型の第３ドレイン領域と、前記第３トレンチの前記第３ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第３ベース領域と、該第３ベース領域の表面層に前記第３トレンチの前記側壁と接して形成した第１導電型の第３ソース領域とを備える第３トレンチ横型ＭＯＳＦＥＴと、
   前記半導体層の表面から内部に向って形成した第４トレンチと、該第４トレンチの少なくとも一方の側壁に前記ゲート絶縁膜を介して形成した第４ゲート電極と、前記第４トレンチの底部の前記半導体層に形成した第１導電型の第４ドレイン領域と、前記第４トレンチの前記第４ゲート電極が形成された前記側壁に接し、前記半導体層の表面層に形成した第２導電型の第４ベース領域と、該第４ベース領域の表面層に前記第４トレンチの前記側壁と接して形成した第１導電型の第４ソース領域とを備える第４トレンチ横型ＭＯＳＦＥＴと、を有する半導体装置の製造方法において
   第３マスクを用いて前記第３トレンチを形成する工程と、
   前記第３マスクを用いて前記第３ドレイン領域を形成する工程と、
   第４マスクを用いて前記第４トレンチを形成する工程と、
   前記第３マスクを用いて前記第３ドレイン領域を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
9. 開口幅の異なる複数の開口部を有するマスクを用いて、深さの異なるトレンチを同時に形成することを特徴とする半導体装置の製造方法。

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