KR20140108998A - 반도체 소자의 웰 형성 방법 - Google Patents

반도체 소자의 웰 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 위에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 복수개의 소정의 폭을 갖는 영역을 오픈하는 절연막 패턴을 형성하는 단계, 상기 복수개의 오픈된 영역에 제1 도전형의 제1 불순물을 주입하여 복수개의 제1 도전형 이온주입영역들을 형성하는 단계, 상기 각각의 제1 도전형 이온주입영역 상에 산화막 패턴을 형성하는 단계, 상기 절연막 패턴을 제거하는 단계, 상기 산화막 패턴을 마스크로 상기 반도체 기판 상에 제2 도전형의 제2 불순물을 주입하여 제2 도전형 이온주입영역들을 형성하는 단계 및 상기 반도체 기판을 고온에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 웰 형성 방법{METHOD FOR FORMING WELL OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 형성방법에 관한 것으로서, 더욱 상세하게는 추가적인 마스크의 사용 없이 웰 안에 다른 도전형 타입의 웰을 형성할 수 있는 반도체 소자의 웰 형성방법에 관한 것이다.
LDI(LCD 구동 집적회로), PDI(PDP 구동 집적회로), 플래시 메모리, EEPROM 등에 사용되는 고전압 반도체 소자는 높은 접합 항복 전압(junction breakdown voltage)를 갖는 것이 요구된다. 이를 위하여 고전압 반도체 소자는 낮은 도핑 분포를 갖는 깊은 웰 안에 형성될 수 있다.
고전압 반도체 소자에 사용되는 웰은 고에너지 이온주입(high energy ion implantation)과 고온, 장시간의 열처리에 의한 웰 드라이브 인(well drive in)을 사용하는 확산 웰(diffused well)로 형성할 수 있다.
최근에는 웨이퍼 안에 작은 칩으로 많은 넷 다이(net-die)를 얻을 수 있도록 0.25㎛에서 0.18㎛으로 그리고 다시 0.13㎛와 0.11㎛으로 소자 크기가 점점 줄어들고 있는 추세이다. 따라서 소자의 크기를 작게 구현하면서도 동일한 성능을 내는 것이 주요 관건이며, 저전압공정과 호환성이 있으면서도 디스플레이 패널의 구동이 우수한 아날로그 출력특성이 요구된다.
도 1a 및 도 1b는 이러한 고전압용 확산 웰의 오픈 영역에 따른 확산 웰의 깊이를 나타낸 도면이다. 도 1a를 참조하면, 상기 오픈 영역이 커질수록 이온주입을 통한 웰의 깊이 역시 증가하다가 일정한 수준으로 수렴하는 것을 나타내고 있다. 일반적으로 반도체 소자 제조 공정에 있어서는, 도 1b에서와 같이 오픈 영역이 커질수록 확산 웰의 깊이 역시 증가하는 수준에 해당하는 영역의 소자를 제조하고 있다.
도 2a 내지 도 2d는 종래기술에 따른 반도체 소자의 웰을 형성하기 위한 일반적인 공정 절차를 도시한 단면도이다.
우선 도 2a를 참조하면, P형으로 도핑된 기판(100) 상에 질화막(102)을 적층한다. 상기 질화막(102) 상부에 포토 레지스트 패턴(미도시)을 형성하고, 상기 포토 레지스트 패턴을 이용하여 질화막(102)을 식각한다. 이어서, 상기 질화막(102)이 오픈된 영역에 N 타입의 이온을 주입하여 Deep N 웰(105)을 형성하고, 포토 레지스트 패턴을 제거한다.
도 2b를 참조하면, 상기 Deep N 웰(105) 상부에 산화막(110)을 형성하고, 남아있는 질화막(102)을 제거한다. 이어서, 상기 산화막(110)을 하드 마스크로 하여 상기 산화막(110) 양측에 P 타입의 이온을 주입하여 Deep P 웰(107, 108)을 형성한다.
도 2c를 참조하면, 상기 Deep N 웰(105) 및 Deep P 웰(107)에 대한 장시간의 어닐링(annealing) 공정으로 웰 드라이브 인(well drive in)을 수행하면 반도체 소자의 확산 웰(diffused well)이 형성된다.
그러나 도 2d를 참조하면 도시된 바와 같이, Deep N 웰(105) 및 Deep P 웰(107)이 형성된 후에, 상기 웰 안에 다른 도전형 타입의 웰(112)을 형성하기 위해서는 상기 웰 상부에 포토 레지스트 패턴을 형성하는 공정이 추가로 수행되어야 한다. 이는 공정 단계가 복잡해지며 추가적인 마스크를 사용하기 때문에 공정 제조단가가 높아지는 문제점이 있다.
상술한 바와 같은 문제점을 해결하기 위하여, 본 발명은 0.11㎛ 표준공정을 이용하여 30V 이상의 고전압에서 동작이 가능한 N-Type 이온주입을 통한 웰을 형성함에 있어서, 최소한의 마스크를 사용하여 공정을 단순화할 수 있는 반도체 소자의 딥 웰(Deep Well) 형성방법을 제공하는데 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 위에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 복수개의 소정의 폭을 갖는 영역을 오픈하는 절연막 패턴을 형성하는 단계; 상기 복수개의 오픈된 영역에 제1 도전형의 제1 불순물을 주입하여 복수개의 제1 도전형 이온주입영역들을 형성하는 단계; 상기 각각의 제1 도전형 이온주입영역 상에 산화막 패턴을 형성하는 단계; 상기 절연막 패턴을 제거하는 단계; 상기 산화막 패턴을 마스크로 상기 반도체 기판 상에 제2 도전형의 제2 불순물을 주입하여 제2 도전형 이온주입영역들을 형성하는 단계; 및 상기 반도체 기판을 고온에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.
본발명의 실시예에 따르면, 반도체 소자의 딥 웰 내부에 다른 도전형 타입의 웰을 형성하기 위한 포토 패터닝 공정이 필요하지 않으므로 공정을 단순화할 수 있으며, 추가적인 마스크 없이 웰을 형성할 수 있으므로 공정 단가를 줄일 수 있는 장점이 있다.
또한, 종래에는 딥 N웰 내부에 일정 크기 이상의 분리된 딥 P웰을 형성할 수 없었으나, 본 발명에서는 딥 P웰 및 딥 N웰을 형성하기 위한 질화막 패턴을 형성함으로써 딥 N웰 내부에 선폭이 증가한 딥 P웰을 형성하는 것이 가능한 장점이 있다.
도 1a은 딥 P웰의 폭과 깊이의 변화를 나타낸 단면도이다.
도 1b는 딥 P웰의 폭과 깊이의 변화를 나타낸 그래프이다.
도 2a 내지 도 2d는 종래 반도체 소자의 딥 웰을 형성하는 방법을 나타낸 단면도이다.
도 3a 내지 도 3d는 본발명의 실시예에 따른 반도체 소자의 딥 웰을 형성하는 방법을 나타낸 단면도이다.
도 4a는 본발명의 일실시예에 따른 반도체 소자의 레이아웃을 나타낸 단면도이다.
도 4b는 본발명의 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
이하에서는, 본실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본실시예가 개시하는 사항으로부터 본실시예가 갖는 발명의 사항의 범위가 정해질 수 있을 것이며, 본실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 3a 내지 도 3d는 본발명의 실시예에 따른 반도체 소자의 딥 웰을 형성하는 방법을 나타낸 도면이며, 고전압 반도체 소자를 위한 웰 형성 방법을 공정 순서대로 설명하기 위한 단면도들이다.
우선 도 3a를 참조하여 설명하면, P형으로 도핑된 반도체 기판(200) 상에 절연막(202)을 형성하고, 상기 절연막(202) 상에 포토레지스트 패턴(미도시)을 증착한 후 ,노광 및 현상 공정을 수행하여 고전압 웰 형성 영역을 오픈하는 포토레지스트 패턴(미도시)을 형성한다. 상기 절연막(202)은 본 발명에서는 질화막을 사용하였으나, 이에 한정되지 않는다.
그리고, 상기 포토레지스트 패턴 하부의 질화막(202)을 식각하여 질화막 패턴(202a, 202b, 202c)을 형성한다. 이어서, 상기 질화막 패턴(202a, 202b, 202c)에 의해 오픈된 고전압 웰 형성 영역에 N형의 불순물을 이온주입한다. 반도체 기판(200)에는 포토레지스트 패턴에 의해 오픈된 영역의 갯수만큼 딥 N 웰(DNWELL) 영역(203a, 203b, 203c, 203d)이 형성된다.
그리고, 습식 식각 공정을 수행하여 상기 질화막 패턴(202a, 202b, 202c) 상부에 남겨진 포토레지스트 패턴을 제거한 후, 반응성 이온 식각을 수행하여 반도체 기판(200) 상부의 질화막 패턴(202a, 202b, 202c)을 선택적으로 식각한다.
이 때, 상기 질화막 패턴(202a, 202b, 202c)은 소정의 두께가 남도록 식각 두께를 조절한다. 상기 질화막 패턴(202a, 202b, 202c)은 N 타입 이온의 외확산을 방지하는 역할을 수행함으로써, 이로 인해 후속의 어떤 열처리 공정을 진행하더라도 실리콘 내에 주입된 N 타입 이온이 외확산 되지 않기 때문에 열 공정에서 함께 진행된 다른 디바이스에 영향을 미치지 않게 된다.
이어서 산화 공정을 수행하면, 도 3b에 도시된 바와 같이 상기 질화막 패턴(202a, 202b, 202c)에 의해 오픈된 영역, 즉 딥 N 웰(DNWELL) 영역(203a, 203b, 203c, 203d) 상부에는 소정의 두께로 각각의 딥 N웰 영역 상부에 산화막 패턴(205a, 205b, 205c, 205d)이 형성된다. 이 때, 상기 산화막 패턴은 열산화 공정(Thermal oxidation)을 수행함으로서 형성될 수 있다.
이어서 도 3c를 참조하면, 반도체 기판(200) 상의 잔존하는 질화막 패턴(202a, 202b, 202c)을 반응성 이온 식각 공정을 수행하여 제거한다. 상기 질화막 패턴(202a, 202b, 202c)을 제거함으로써 상기 반도체 기판(200)상에는 상기 산화막 패턴(205a, 205b, 205c, 205d)에 의해 오픈되는 영역이 형성된다.
상기 각각의 산화막(205a, 205b, 205c, 205d)에 의해 오픈된 영역에는 P형의 불순물을 이온주입하는 공정을 수행하여 P 웰(DPWELL) 영역이 형성된다. 즉, 상기 산화막 패턴(205a, 205b, 205c, 205d)에 의해 P 웰 영역(211, 207a, 207b, 207c, 210)이 형성될 수 있다. 이 때, 질화막 패턴에 의해 오픈되지 않은 영역은 상대적으로 긴 선폭을 가지기 때문에, 이온이 깊게 주입되어 딥 P웰(210, 211)이 형성될 수 있다.
이어서 도 3d를 참조하면, P형의 불순물이 주입된 P 웰(211, 207a, 207b, 207c, 210)에 대한 드라이브 인(Drive-in) 공정을 수행한다. 드라이브 인 공정은 약 1150℃에서 2시간 동안의 열처리에 의하여 수행될 수 있다. 드라이브 인 공정에 의하여 이온주입된 불순물들이 반도체 기판(200) 내에서 확산되어 딥 N형 웰(203)과 딥 P형 웰(211, 210, 207)을 형성하게 된다.
상기 각각의 딥 N 웰(DNWELL)(203a, 203b, 203c, 203d)은 어닐링 공정에 의한 불순물의 확산으로 인해 하나의 딥 N 웰(203)로 형성될 수 있으며, 상기 딥 N 웰(203a, 203b, 203c, 203d) 사이에 이온주입된 P 웰(207a, 207b, 207c) 또한 어닐링 공정에 의한 불순물의 확산으로 하나의 딥 P 웰(207)로 형성될 수 있다.
상기 딥 N형 웰(203) 내의 딥 P형 웰(207)은 반도체 기판과 접해있는 딥 P형 웰(211, 210)에 형성되는 소자들과 다른 동작 전압에서 작동하는 소자들이 형성될 수 있다.
본 발명에서 질화막 패턴(202, 202a, 202b, 202c)이 형성되는 영역은 이후 P웰이 형성되는 영역이며, 산화막 패턴(205a, 205b, 205c, 205d)이 형성되는 영역은 이후 딥 N웰이 형성되는 영역이다. 도 1에서 살펴본 바와 같이, 상기 각각의 질화막 패턴(202, 202a, 202b, 202c)이 오픈되는 영역이 클수록 이온주입 공정 후 웰의 깊이가 깊어진다. 따라서, 상기 각각의 질화막 패턴(202, 202a, 202b, 202c) 사이의 거리는 각각의 산화막 패턴(205a, 205b, 205c, 205d) 사이의 거리보다 넓게 형성되는 것이 바람직하다.
이는 도 3a 에서 질화막 상부에 증착되는 포토레지스트 패턴을 형성할 시 오픈되는 영역을 소정의 갯수로 선택하여 상기 P 웰의 레이아웃을 형성할 수 있다.
그러나, 드라이브 인 공정에서 각각의 딥 P웰 및 N웰이 확산하여도 서로 합쳐지지 못하는 경우가 생길 수 있다. 통상적으로 딥 P웰이 형성되기 위한 오픈 영역의 길이가 길어질수록 딥 P웰의 깊이와 표면 농도가 증가하며, 상기 오픈 영역의 길이가 10㎛ 이상으로 형성되면 딥 N웰 내부에서 분리되지 못하고 P형 반도체 기판과 연결되는 문제가 발생할 수 있다.
따라서, 복수개의 P웰 및 N웰이 확산하여 하나의 웰로 형성되기 위해서는, 상기 질화막 패턴의 오픈된 영역간의 거리는 10㎛이하로 형성되는 것이 바람직하다.
종래에는 딥 P웰이 형성되기 위한 영역의 선폭을 10㎛이상으로 오픈하면 딥 N웰 내부에 분리되는 딥 P웰을 형성할 수 없었다. 그러나 도 3c에 도시된 바와 같이, 본발명에서는 10㎛ 이하의 선폭을 가지는 복수개의 P웰 패턴(207a, 207b, 207c)을 조합함으로써 18㎛ 이상의 딥 P웰을 딥 N웰 내부에 형성하는 것이 가능하다.
도 4a는 본발명의 일실시예에 따른 반도체 소자의 레이아웃을 나타낸 단면도이다.
도 4a를 참조하면, 도시하진 않았으나 웰(211, 203, 207, 210)과 소자분리막이 형성된 반도체 기판(200) 상에 게이트용 절연막(미도시)을 형성하고, 게이트 전극(미도시) 및 소스, 드레인 영역(미도시)을 형성하여 트랜지스터를 형성할 수 있다. 상기 딥 P웰(207) 상부에는 고농도 P형의 도전형 연결영역(215)이 형성되어 게이트 전극(미도시)과 연결될 수 있다.
도 4b는 도 4a의 레이아웃에 따른 반도체 소자의 평면도를 나타낸 것이다.
도 4b를 참조하면, 반도체 기판(200) 상에 적층되는 질화막(202) 상에 연속적인 정사각형 형상의 포토레지스트 패턴을 형성하고 딥 P웰이 형성될 영역(207)만을 오픈함으로써, 딥 N웰 내부에 딥 P웰 영역을 형성할 수 있다.
상기와 같은 레이아웃의 포토레지스트 패턴에 의해 형성된 딥 P웰 영역을 예시하였으나, 이에 한정되지 않으며 포토레지스트 패턴에 의해 형성된 질화막 패턴으로 복수개의 딥 N웰 및 딥 P웰을 어닐링 공정을 통해 하나의 딥 N웰 내부에 딥 P웰이 형성되도록 하는 방법은 발명의 사상을 같이 하는 것이라 할 것이다.
본 실시예에서는 P형 반도체 기판을 사용하는 것을 예로 들었으나, N형 반도체 기판을 사용할 수 있다. N형 반도체 기판을 사용하는 경우에 P형 웰을 먼저 형성하고 N형 웰을 나중에 형성할 수 있으며, 이 때 P형 웰 안에 N형의 웰을 형성할 수도 있다.
본 발명의 실시예에서는 실리콘 질화막(220) 상부에 포토레지스트 패턴을 형성하는 공정을 한번만 수행하고도 상기 딥 N웰 (203) 내부에 딥 P웰(207)을 형성하는 것이 가능하다.
본발명의 실시예에 따르면, 반도체 소자의 딥 웰 내부에 다른 도전형 타입의 웰을 형성하기 위한 포토 패터닝 공정이 필요하지 않으므로 공정을 단순화할 수 있으며, 추가적인 마스크 없이 웰을 형성할 수 있으므로 공정 단가를 줄일 수 있는 장점이 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

  1. 반도체 기판 위에 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 복수개의 소정의 폭을 갖는 영역을 오픈하는 절연막 패턴을 형성하는 단계;
    상기 복수개의 오픈된 영역에 제1 도전형의 제1 불순물을 주입하여 복수개의 제1 도전형 이온주입영역들을 형성하는 단계;
    상기 각각의 제1 도전형 이온주입영역 상에 산화막 패턴을 형성하는 단계;
    상기 절연막 패턴을 제거하는 단계;
    상기 산화막 패턴을 마스크로 상기 반도체 기판 상에 제2 도전형의 제2 불순물을 주입하여 제2 도전형 이온주입영역들을 형성하는 단계; 및
    상기 반도체 기판을 고온에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  2. 제 1항에 있어서, 상기 산화막 패턴을 형성하는 단계는 열산화 공정(Thermal oxidation)을 수행하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  3. 제 1항에 있어서, 상기 반도체 기판을 고온에서 어닐링하는 단계는,
    상기 제1 도전형 이온주입영역들을 확산시켜 하나의 제1 도전형 딥 웰을 형성하고, 상기 제2 도전형 이온주입영역들을 확산시켜 하나의 제2 도전형 딥 웰을 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  4. 제 1항에 있어서, 상기 제1 도전형 딥 웰 내부에 상기 제2 도전형 딥 웰이 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  5. 제 1항에 있어서, 상기 각각의 산화막 패턴간의 거리는 10 ㎛ 이하로 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  6. 제 1항에 있어서, 상기 각각의 절연막 패턴간의 거리는 상기 각각의 산화막 패턴간의 거리보다 큰 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
  7. 제 1항에 있어서,
    상기 절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 웰 형성 방법.
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