KR20060009422A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20060009422A KR1020040056738A KR20040056738A KR20060009422A KR 20060009422 A KR20060009422 A KR 20060009422A KR 1020040056738 A KR1020040056738 A KR 1020040056738A KR 20040056738 A KR20040056738 A KR 20040056738A KR 20060009422 A KR20060009422 A KR 20060009422A
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Abstract

본 발명은 소자분리막 하부에 역방향의 PN 접합 다이오드를 형성함으로써 누설전류 및 항복전압을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 기판의 소정 영역에 P형 불순물을 이온주입하여 상기 소자분리막 일측의 기판 표면 내에 P형 드리프트 영역을 형성하는 단계; 상기 소자분리막에 P형 불순물을 이온주입하여 상기 소자분리막 하부 일측에 P형 접합 영역을 형성하는 단계; 상기 기판의 소정 영역에 N형 불순물을 이온주입하여 상기 소자분리막 타측의 기판 표면 내에 N형 드리프트 영역을 형성하는 단계; 상기 소자분리막에 N형 불순물을 이온주입하여 소자분리막 하부 타측에 N형 접합 영역을 형성하는 단계; 상기 기판 상에 게이트 산화막 및 게이트 도전막을 차례로 형성하는 단계; 상기 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 N형 불순물을 이온주입하여 P형 접합 영역 내에 N형 불순물 영역을 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 P형 불순물을 이온주입하여 N형 접합 영역 내에 P형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 라운딩산화막 26 : HDP 산화막
26a : 소자분리막 27a : P형 드리프트 영역
27b : N형 드리프트 영역 28a : P형 접합 영역
28b : N형 접합 영역 29 : PN 접합 다이오드
30 : 게이트 산화막 31 : 게이트 도전막
32 : 게이트 33 : 스페이서
34a : N형 불순물 영역 34b : P형 불순물 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자분리막 하부에 역방향의 PN 접합 다이오드를 형성함으로써 누설전류 및 항복전압을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다.
도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다.
도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 표면에 산화막(6)을 형성한 후에 상기 트렌치를 매립하도록 트렌치 표면 및 패드질화막 상에 HDP 산화막(7)을 형성한다.
도 1d에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(7)의 표면을 CMP하고, 상기 패드질화막(3)을 H3PO4 용액을 이용한 습식 식각으로 제거한다. 이어서, 상기 패드산화막(2)을 HF 또는 BOE 용액을 이용한 습식 식각으로 제거하여 소자분리막(7a)를 형성한다.
그러나, 소자의 크기가 점점 작아짐에 따라 트렌치 형태의 소자분리막 표면을 통하여 흐르는 누설전류(leakage current)가 인접한 소자에 영향을 줄 수 있는 확률이 점점 증가하고 있다. 또한, 나노(nano) 소자에서 소자분리막의 표면에 흐르 는 누설전류는 무시할 수 없을 정도가 될 것이므로, 누설전류로 인해 항복(break down)전압이 낮아지는 현상이 발생할 수 있다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 하부에 역방향의 PN 접합 다이오드를 형성함으로써 누설전류 및 항복전압을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 기판의 소정 영역에 P형 불순물을 이온주입하여 상기 소자분리막 일측의 기판 표면 내에 P형 드리프트 영역을 형성하는 단계; 상기 소자분리막에 P형 불순물을 이온주입하여 상기 소자분리막 하부 일측에 P형 접합 영역을 형성하는 단계; 상기 기판의 소정 영역에 N형 불순물을 이온주입하여 상기 소자분리막 타측의 기판 표면 내에 N형 드리프트 영역을 형성하는 단계; 상기 소자분리막에 N형 불순물을 이온주입하여 소자분리막 하부 타측에 N형 접합 영역을 형성하는 단계; 상기 기판 상에 게이트 산화막 및 게이트 도전막을 차례로 형성하는 단계; 상기 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 N형 불순물을 이온주입하여 P형 접합 영역 내에 N형 불순물 영역을 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 P형 불순물을 이온주입하여 N형 접합 영역 내에 P형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 제1감광막 패턴(미도시)을 차례로 형성한다. 이어서, 상기 제1감광막 패턴을 식각 마스크로 이용해서 패드질화막(23)과 패드산화막 부분(22) 및 기판(21) 부분을 순차적으로 과도 식각하여 기판(21) 내에 트렌치(24)를 형성한다.
그 다음, 상기 트렌치 식각을 형성한 후에 라운딩 산화(Rounding Oxidation) 공정을 진행하여 트렌치(24) 표면에 라운딩산화막(25)을 형성한다. 이어서, 상기 트렌치(24)를 매립하도록 라운딩산화막(25) 및 패드질화막(23) 상에 HDP 산화막(26)을 형성한다.
도 2b에 도시된 바와 같이, 상기 패드질화막(23)이 노출되도록 HDP 산화막(26)의 표면을 CMP한 후에 상기 상기 패드질화막(23)을 H3PO4 용액을 이용한 습식 식각으로 제거한다. 그 다음, 상기 패드산화막을 제거하여 소자분리막(26a)을 형성한다.
도 2c에 도시된 바와 같이, 상기 기판 전면에 불순물을 이온주입하여 상기 기판의 표면 내에 웰 영역(미도시)을 형성한 후에 상기 기판 상에 제2감광막 패턴( 미도시)을 형성한다. 이어서, 상기 기판에 P형 불순물을 이온주입하여 상기 웰 영역 내에 P형 드리프트 영역(27a)을 형성한다. 그 다음, 상기 제2감광막 패턴을 소자분리막(26a) 상으로 이동시킨 다음, 소자분리막(26a)에 P형 불순물을 이온주입하여 소자분리막 하부에 P형 접합 영역(28a)을 형성한다.
도 2d에 도시된 바와 같이, 상기 제2감광막 패턴을 제거한 후에 상기 기판 상에 제3감광막 패턴(미도시)을 형성한다. 이어서, 상기 기판에 N형 불순물을 이온주입하여 상기 웰 영역 내에 N형 드리프트 영역(27b)을 형성한다.
그 다음, 상기 제2감광막 패턴(미도시)을 소자분리막(26a) 상으로 이동시킨 다음, 소자분리막(26a)에 N형 불순물을 이온주입하여 소자분리막 하부에 N형 접합 영역(28b)을 형성하여 소자분리막 하부에 역방향의 PN 접합 다이오드(29)를 형성한다.
도 2e에 도시된 바와 같이, 상기 기판 상에 게이트 산화막(30) 및 게이트 도전막(31)을 차례로 형성한 후에 상기 게이트 도전막(31) 및 게이트 산화막(30)을 식각하여 게이트(32)를 형성한다. 이어서, 상기 게이트(32)를 포함한 기판 결과물 상에 질화막을 증착한 후에 상기 질화막을 식각하여 게이트 양측벽에 스페이서(33)를 형성한다.
그 다음, 상기 게이트(32) 양측의 기판 표면 내에 N형 불순물을 이온주입하여 P형 접합 영역(28a) 내에 N형 불순물 영역(34a)을 형성한다. 이어서, 상기 게이트(32) 양측의 기판 표면 내에 P형 불순물을 이온주입하여 N형 접합 영역(28b) 내에 P형 불순물 영역(34b)을 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 소자분리막 하부에 역방향의 PN 접합 다이오드를 형성함으로써 소자분리막의 표면에 흐르는 누설전류를 억제하여 항복전압이 낮아지는 현상을 방지할 수 있다. 따라서, 소자의 전기적 특성이 향상됨으로 인해 소자의 수율을 향상시킬 수 있다.

Claims (1)

  1. 소자분리막이 구비된 실리콘 기판을 제공하는 단계;
    상기 기판의 소정 영역에 P형 불순물을 이온주입하여 상기 소자분리막 일측의 기판 표면 내에 P형 드리프트 영역을 형성하는 단계;
    상기 소자분리막에 P형 불순물을 이온주입하여 상기 소자분리막 하부 일측에 P형 접합 영역을 형성하는 단계;
    상기 기판의 소정 영역에 N형 불순물을 이온주입하여 상기 소자분리막 타측의 기판 표면 내에 N형 드리프트 영역을 형성하는 단계;
    상기 소자분리막에 N형 불순물을 이온주입하여 소자분리막 하부 타측에 N형 접합 영역을 형성하는 단계;
    상기 기판 상에 게이트 산화막 및 게이트 도전막을 차례로 형성하는 단계;
    상기 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 양측의 기판 표면 내에 N형 불순물을 이온주입하여 P형 접합 영역 내에 N형 불순물 영역을 형성하는 단계; 및
    상기 게이트 양측의 기판 표면 내에 P형 불순물을 이온주입하여 N형 접합 여역 내에 P형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US9490160B2 (en) 2013-03-04 2016-11-08 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

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