KR100631999B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 식각하여 상기 실리콘 기판의 소자분리 영역에 해당하는 부분을 노출시키는 단계; 상기 노출된 실리콘 기판 부분을 식각해서 트렌치를 형성하는 단계; 상기 트렌치 표면에 라운딩산화막을 형성하는 단계; 상기 라운딩산화막 및 패드질화막 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 라이너질화막이 노출되도록 CMP하는 단계; 상기 라이너질화막의 노출된 부분 및 패드질화막을 제거하여 HDP 산화막의 측면 상부를 노출시키는 단계; 상기 패드질화막이 제거되어 노출된 패드산화막 및 트렌치 상단부의 라운딩산화막 부분을 제거하는 단계; 및 상기 라이너질화막 및 라운딩산화막이 제거된 트렌치 상단부 및 기판 표면 상에 실리콘 에피층을 성장시키는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2는 종래 소자분리막 형성방법의 문제점을 설명하기 위한 도면.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 4는 본 발명의 일실시예에 따른 트렌치 영역의 상부 및 하부 가장자리 부분에 스트레스가 해소된 것을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : 감광막 패턴

25 : 트렌치 26 : 라운딩산화막

27 : 라이너질화막 28 : HDP 산화막

29 : 실리콘 에피층 30 : 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI 공정을 이용한 소자분리막 형성시에 발생되는 모트(Moat)를 제거하기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.

이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다.

도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다.

도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 표면에 산화막(6)을 형성한 후에 상기 트렌치 표면 및 패드질화막 상에 트렌치를 매립하도록 HDP 산화막(7)을 형성한다.

도 1d에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(7)의 표면을 CMP하고, 상기 패드질화막(3)을 제거하여 소자분리막(7a)를 형성한다.

도 1e에 도시된 바와 같이, 소자분리막(7a) 상에 게이트 산화 공정을 진행한다.

그러나, 도 1c에서와 같이, 실리콘 기판에 인접한 트렌치 영역의 상부 가장자리(A)와 트렌치 영역의 하부 가장자리(A')에 스트레스(Stress)가 집중되어 트렌치 영역의 가장자리 상부와 하부에서 결함이 발생하게 된다. 이로 인해, 도 1e에 도시된 바와 같이, 소자분리막 가장자리 영역에서 모트(B)가 발생하게 된다.

도 2는 종래 소자분리막 형성 공정에서 트렌치 영역의 상부 및 하부 가장자리(A, A')에서 스트레스가 집중되는 현상을 보여주고 있다.

따라서, 전류와 전압 곡선의 험프(Hump)현상 및 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 식각하여 상기 실리콘 기판의 소자분리 영역에 해당하는 부분을 노출시키는 단계; 상기 노출된 실리콘 기판 부분을 식각해서 트렌치를 형성하는 단계; 상기 트렌치 표면에 라운딩산화막을 형성하는 단계; 상기 라운딩산화막 및 패드질화막 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 라이너질화막이 노출되도록 CMP하는 단계; 상기 라이너질화막의 노출된 부분 및 패드질화막을 제거하여 HDP 산화막의 측면 상부를 노출시키는 단계; 상기 패드질화막이 제거되어 노출된 패드산화막 및 트렌치 상단부의 라운딩산화막 부분을 제거하는 단계; 및 상기 라이너질화막 및 라운딩산화막이 제거된 트렌치 상단부 및 기판 표면 상에 실리콘 에피층을 성장시키는 단계;를 포함한다.

여기에서, 상기 라이너질화막은 100∼500Å의 두께로 형성하는 것을 특징으로 한다.

상기 HDP 산화막의 측면 상부를 노출시키는 단계는 희석된 H3PO4 용액을 사용하여 수행하는 것을 특징으로 한다.

상기 실리콘 에피층을 성장시키는 단계는 500∼900℃의 온도에서 가스는 SiH4, DCS, Si2H6, Cl2 및 Hcl로 구성된 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 한다.

상기 실리콘 에피층을 성장시키는 단계는 SiGe SEG 공정을 사용하여 수행하는 것을 특징으로 한다

상기 SiGe SEG 공정에서 가스는 DCS, GeH4 및 Cl2로 구성된 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다.

도 3b에 도시된 바와 같이, 상기 감광막 패턴(24)을 식각 마스크로 이용해서 노출된 패드질화막(23) 부분을 식각한 후, 그 아래의 패드산화막(22)을 식각해서 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 상기 노출된 실리콘 기판(21) 부분을 식각하여 상기 실리콘 기판(21)의 소자분리 영역에 트렌치(25)를 형성한다.

도 3c에 도시된 바와 같이, 상기 트렌치(25)를 형성한 후에 라운딩 산화(Rounding Oxidation) 공정을 진행하여 상기 트렌치(25)의 표면에 라운딩산화막(26)을 형성한다. 그 다음, 상기 라운딩산화막(26) 및 패드질화막(25) 상에 라이너질화막(Liner Nitride : 27)을 형성한다. 이때, 상기 라이너질화막(27)은 100∼500Å의 두께로 형성한다.

도 3d에 도시된 바와 같이, 트렌치(25)가 매립되도록 상기 라이너질화막(27) 상에 HDP 산화막(28)을 형성하고, 상기 라이너질화막(27)이 노출되도록 상기 HDP 산화막(28)의 표면을 CMP한다. 이어서, 상기 트렌치(25) 상부의 HDP 산화막(28)의 측면 상부가 노출되도록 희석된 H3PO4 용액을 사용해서 상기 노출된 라이너질화막 부분 및 그 아래의 패드질화막(23)을 제거한다. 이때, 상기 H3PO4 용액에 의해 트렌치 상단부의 라이너질화막(27)에 과도식각(B)이 발생하게 된다.

도 3e에 도시된 바와 같이, 희석된 HF 용액을 사용해서 상기 패드질화막이 제거되어 노출된 패드산화막(22)을 제거함과 아울러 트렌치 상단부의 라운딩산화막 부분을 제거하고, 이를 통해, 트렌치 상단부 표면을 노출시킨다.

도 3f에 도시된 바와 같이, 상기 라이너질화막(27) 및 라운딩산화막(26)이 일부 제거되어 노출된 트렌치(25) 상단부와 기판(21) 표면 상에 SEG(Selective Epitaxial Growth) 공정을 통해 실리콘 에피층(29)을 성장시킨다. 이때, 상기 SEG 공정은 500∼900℃의 온도에서 가스는 SiH4, DCS, Si2H6, Cl2 및 HCl로 구성된 그룹으로부터 선택된 어느 하나를 사용한다. 또한, SiGe SEG를 사용하여 SEG 공정을 수행할 수 있으며, 이때에 가스는 DCS, GeH4 및 Cl2로 구성된 그룹으로부터 선택된 어느 하나를 사용한다.

여기에서, 본 발명은 실리콘 에피층(29)을 성장시킴으로써 도 3d에서 발생된 과도식각(B) 부분을 제거할 수 있다.
그 다음, 상기 실리콘 에피층(29)과 같은 높이를 갖도록 상기 HDP 산화막(28)을 CMP하여 소자분리막(30)을 형성한다.

도 4는 본 발명의 일실시예에 따른 트렌치 영역의 상부 및 하부 가장자리 부분에 스트레스가 해소된 것을 나타낸 도면이다.

도 4에 도시된 바와 같이, 본 발명은 상기 트렌치 상부 및 하부 가장자리 부분에 스트레스가 집중되는 것을 방지하기 위해 먼저, 상기 트렌치 표면에 라운딩산화막 및 라이너질화막을 형성하고, 상기 라이너질화막 및 그 아래의 패드질화막을 제거하여 트렌치 상부의 HDP 산화막 측면 부분을 노출시킨다. 이어서, 상기 패드산화막과 라운딩산화막의 상단부를 제거한 다음, 상기 라이너 질화막 및 라운딩산화막이 제거된 트렌치 상단부 및 기판 표면 상에 실리콘 에피층을 성장시킴으로써 트렌치 영역의 상부 및 하부의 가장자리 부분에서 발생하는 모트를 방지할 수 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이 다.

이상에서와 같이, 본 발명에 의하면, 트렌치 표면에 라운딩산화막 및 라이너질화막을 형성하고, 트렌치 상부의 HDP 산화막 측면 부분을 노출시키고 패드산화막과 라운딩산화막의 상단부를 제거한 다음, 라이너질화막 및 라운딩산화막이 제거된 트렌치 상단부 및 기판 표면 상에 실리콘 에피층을 성장시킴으로써 트렌치 영역의 상부 및 하부의 가장자리 부분에 스트레스가 집중되는 것을 해소하여 모트의 발생을 방지할 수 있다.

따라서, 소자분리막의 가장자리 영역에서의 모트 발생을 방지하여 험프 현상 및 인버스 네로우 위쓰 효과와 같은 소자의 비정상적인 동작을 방지할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

Claims (6)

1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막과 패드산화막을 식각하여 상기 실리콘 기판의 소자분리 영역에 해당하는 부분을 노출시키는 단계;

   상기 노출된 실리콘 기판 부분을 식각해서 트렌치를 형성하는 단계;

   상기 트렌치 표면에 라운딩산화막을 형성하는 단계;

   상기 라운딩산화막 및 패드질화막 상에 라이너질화막을 형성하는 단계;

   상기 라이너질화막 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계;

   상기 HDP 산화막을 라이너질화막이 노출되도록 CMP하는 단계;

   상기 라이너질화막의 노출된 부분 및 패드질화막을 제거하여 HDP 산화막의 측면 상부를 노출시키는 단계;

   상기 패드질화막이 제거되어 노출된 패드산화막 및 트렌치 상단부의 라운딩산화막 부분을 제거하는 단계; 및

   상기 라이너질화막 및 라운딩산화막이 제거된 트렌치 상단부 및 기판 표면 상에 실리콘 에피층을 성장시키는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 라이너질화막은 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 HDP 산화막의 측면 상부를 노출시키는 단계는 희석된 H3PO4 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 실리콘 에피층을 성장시키는 단계는 500∼900℃의 온도에서 가스는 SiH4, DCS, Si2H6, Cl2 및 Hcl로 구성된 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 실리콘 에피층을 성장시키는 단계는 SiGe SEG 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 5 항에 있어서, 상기 SiGe SEG 공정에서 가스는 DCS, GeH4 및 Cl2로 구성된 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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