KR100335495B1 - 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법 - Google Patents
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Abstract
본 발명은 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법에 대한 것이다. 본 발명에 따른 소자분리막의 제조방법은 감광막 패턴을 식각마스크로 사용하여 반도체 기판내에 트렌치를 형성한다. 이어서, 반도체 기판의 전면에 열산화막을 형성한 다음, 열산화막상에 얇은 질화막 라이너를 형성한다. 질화막 라이너는 트렌치 측벽의 산화를 방지할 뿐만 아니라, 평탄화 정지막으로 기능한다. 그리고나서, 상기 트렌치를 매립하는 갭필절연막을 형성하면서, 상기 질화막 라이너를 트렌치 상부코너 부분에서 분리하거나, 얇게 만든다. 그런 다음, 질화막 라이너를 평탄화 정지막으로 사용하여 산화세륨계열의 연마제가 포함된 슬러리를 사용하는 화학기계적 연마방법에 의하여 갭필절연막을 평탄화한 후, 상기 평탄화 정지막으로 사용된 질화막 라이너를 제거한다.
Description
본 발명은 반도체 소자의 제조방법에 대한 것으로서, 상세하게는 개선된 구조의 소자분리막을 가지는 반도체 소자의 제조방법에 대한 것이다.
트렌치 소자분리 방법은 좁은 소자분리 거리를 확보할 수 있으며, 소자분리막이 형성된 반도체 기판의 표면 토폴로지를 감소시킬 수 있기 때문에, 반도체 집적회로 소자의 제조에 널리 이용되고 있다. 특히, 트렌치 소자분리 방법은 선택적 산화에 의한 소자분리방법(LOcal Oxidation of Silicon:이하, 'LOCOS'라 칭함)에서 문제가 되는 펀치쓰루 현상 및 소자분리막의 두께 감소와 같은 문제를 유발하지 않는다는 장점을 가지고 있다. 하지만, 트렌치 소자분리 방법은 LOCOS방법에 비하여 제조공정이 복잡하다는 단점 또한 가지고 있다.
상기 트렌치 소자분리 방법은 먼저, 반도체 기판의 소정 부분에 트렌치를 형성하는 단계와 트렌치를 갭필절연막(gap filling dielectric layer)으로 채우는 단계로 진행되는 것이 일반적이다. 그런데, 상기 트렌치는 건식식각 방법(예컨대, 반응성 이온식각방법)을 사용하여 형성되기 때문에 트렌치의 내벽에 손상이 발생한다. 따라서, 열산화막을 트렌치 내벽에 형성하여 트렌치의 내벽을 안정화시킨다. 뿐만 아니라, 트렌치 내벽이 더 이상 산화되는 것을 막기 위해, 산소에 대한 확산차단 능력이 우수한 질화막 라이너를 열산화막상에 추가로 형성한 이후에 트렌치 내부를 갭필절연막으로 채우고 있다. 상기와 같이 질화막 라이너를 형성할 경우, 트렌치 형성과정에서 식각마스크로 사용된 패드 질화막을 제거할 때 질화막 라이너가 소자분리막 내로 리세스되어 후속공정에서 문제를 야기한다.
도 1a를 참조하면, 종래의 트렌치 소자분리 방법은, 먼저 반도체 기판(100)상에 패드산화막(102)과 패드질화막(104)이 적층된 마스크 패턴(M)을 형성한다. 그 다음, 마스크 패턴(M)을 식각마스크로 사용하여 반도체 기판(100)을 소정의 깊이로식각함으로써, 트렌치(T)를 형성한다. 그런 다음, 트렌치(T)를 형성하는 과정에서 트렌치(T) 내벽에 형성된 손상을 회복시키기 위하여, 트렌치(T) 내벽에 열산화막(106)을 형성한다. 그리고나서, 산소의 확산에 의하여 트렌치(T) 내벽이 산화되는 것을 방지하기 위해 열산화막(106)상에 질화막 라이너(108)를 형성한다. 이어서, 갭필절연막(110)을 반도체 기판(100)의 전면에 형성한 다음, 마스크 패턴(M)상에 형성된 질화막 라이너(108)와 실질적으로 동일한 레벨로 갭필절연막(110)을 평탄화한다.
도 1b를 참조하면, 인산을 에천트로 사용하는 습식식각공정을 수행하여 패드질화막(104)과 트렌치(T) 외부에 형성된 질화막 라이너(108)를 제거한다. 그런데, 패드질화막(104)을 완전히 제거하기 위해 과도식각(overetch)을 실시하는 과정에서, 트렌치(T) 내부에 형성된 질화막 라이너(108)도 같이 식각된다. 그 결과, 트렌치(T) 내부에는 디봇(divot, 112)이 형성되어, 질화막 라이너(108)가 반도체 기판(100)의 상부표면으로부터 리세스(D)된다. 질화막 라이너(108)가 패드 질화막(104)을 식각하는 과정에서 리세스(D)되면, 후속단계에서 문제가 발생한다.
도 1c를 참조하면, 화학기계적연마(Chemical Mechanical Polishing, 이하 'CMP'라 칭함)방법을 사용하여 갭필절연막(110)의 상부표면을 반도체 기판(100)의 상부표면과 실질적으로 동일한 레벨로 평탄화시킨다. 그 결과, 트렌치(T) 내부에 소자분리막(110')이 형성된다. 그 다음, 패드산화막(102)을 불산용액을 사용하여 제거한다. 그런데, 패드산화막(102)이 제거되는 과정에서 디봇(112)에 의해 노출된 소자분리막(110')의 측벽도 같이 식각되어 디봇(112)이 확장된다. 트렌치(T) 내부에서의 디봇(112) 발생은 후속하는 게이트 전극 형성단계에서 문제를 유발한다. 즉, 게이트 전극을 형성하기 위하여, 먼저 반도체 기판상에 열산화막(114)을 형성한다. 그리고나서, 폴리실리콘막(116)을 반도체 기판(100)의 전면에 형성한다. 이 때, 트렌치 내부에 형성된 디봇(112)에도 폴리실리콘막(116)이 채워져 인접하는 게이트 전극간에 브릿지를 유발한다. 뿐만 아니라, 반도체 소자의 동작특성, 예컨대 문턱전압(threshold voltage)에도 영향을 미치게 된다.
본 발명이 이루고자 하는 기술적 과제는 공정이 단순하고 소자분리막 내에 디봇이 발생하는 것을 방지할 수 있는 소자분리막 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 트렌치 소자분리 방법이 가지고 있는 문제점을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명에 따른 소자분리막 제조방법을 이용하여 제조된 반도체 소자를 도시한 단면도이다.
도 3 내지 도 14는 본 발명에 따른 소자분리막 제조방법의 제 1 실시예를 도시하는 공정 단면도들이다.
도 15는 본 발명에 따른 소자분리막 제조방법의 제 2 실시예를 도시하는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소자분리막 제조방법은, 먼저 반도체 기판내에 트렌치를 형성한다. 이를 위하여 반도체 기판상에 소자분리 예정 영역을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써 상기 반도체 기판내에 상기 반도체 기판의 활성영역을 한정하는 트렌치를 형성한다. 그리고, 상기 감광막 패턴을 제거한다. 그런 다음, 상기 트렌치가 형성된 상기 반도체 기판의 전면에 열산화막을 형성한다. 그 다음, 상기 열산화막상에 질화막 라이너를 형성한다. 그리고나서, 상기 트렌치를 갭필절연막으로 매립하면서, 상기 트렌치의 상부 코너에 형성된 상기 질화막 라이너를 제거한다. 그런 다음, 상기 질화막 라이너를 평탄화 정지막으로 사용하여 산화세륨계열의 연마제가 포함된 슬러리를 사용하는 화학기계적 연마방법에 의하여 상기 반도체 기판의 전면을 평탄화한 후, 평탄화 정지막으로 기능한 상기 질화막 라이너를 제거한다.
상기 트렌치를 매립하는 갭필절연막을 형성하면서 상기 트렌치 상부코너 부분에 형성된 상기 질화막 라이너를 제거하는 단계는, 상기 트렌치 상부코너 부분에 형성된 상기 질화막 라이너를 분리시키거나, 두께를 얇게 만드는 단계인 것이 바람직하다.
상기 트렌치 상부코너 부분에 형성된 상기 질화막 라이너를 제거하면서 갭필절연막으로 트렌치를 매립하기 위해, 물질막을 증착시킬 수 있을 뿐만 아니라 증착되는 물질막을 식각도 할 수 있는 방법을 사용하여 갭필절연막을 형성하는 것이 바람직하다. 예를 들어, HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 수행하여 갭필절연막을 형성할 수 있다.
경우에 따라서, 갭필절연막을 형성하면서 트렌치 상부코너의 질화막 라이너를 제거하기 위해 식각장치와 증착장치를 오가며 갭필절연막을 형성할 수도 있다.
경우에 따라서, 갭필절연막을 형성하면서 트렌치 상부코너의 질화막 라이너를 제거하기 위해 식각공정과 증착공정을 인시튜로 수행할 수 있는 장치를 사용하여 갭필절연막을 형성할 수도 있다.
본 발명에 따른 소자분리막 제조방법은 평탄화 정지막으로 기능한 질화막 라이너를 제거한 이후에 다음과 같은 단계를 더 포함할 수 있다.
먼저, 평탄화 정지막으로 기능한 질화막 라이너가 제거되어 노출된 열산화막을 제거한다. 그런 다음, 열산화막이 제거되어 노출된 반도체 기판상에 희생산화막을 형성한다. 그리고나서, 희생산화막이 형성된 반도체 기판의 전면에 이온을 주입한 후, 희생산화막을 제거한다.
질화막 라이너를 평탄화 정지막으로 사용하여 산화세륨계열의 연마제가 포함된 슬러리를 사용하는 화학기계적 연마방법에 의하여 갭필절연막을 평탄화하는 단계에서, 상기 슬러리는 강음이온성 계면활성제를 더 포함할 수 있다.
상기 슬러리의 수소 이온지수는 7 정도인 것이 바람직하다.
이하에서는 첨부한 도면을 참고하여 본 발명에 따른 디봇발생을 방지하며 공정이 간단한 소자분리막의 제조방법에 대한 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 본 발명이 속한 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수 있다. 그리고, 이하에서 개시되는 실시예에서 기술되는 공정단계 이외에도, 소자의 특성을 향상시키기 위한 다양한 단계들이 추가될 수 있음은 물론이다.
도 2는 본 발명에 따른 소자분리막 제조방법을 이용하여 제조된 반도체 소자를 도시한 단면도이다. 도 2를 참조하면, 반도체 소자는 Y자형 소자분리막(117)을 반도체 기판(100) 내에 포함한다. 또한, 상기 소자분리막(117)의 좌우측에는 제 1 경사부(S1) 및 제 2 경사부(S2)가 형성되어 있고, 반도체 기판(100)과 소자분리막(117) 사이에는 열산화막(118)과 질화막 라이너(119)가 형성되어 있다.
상기 제 1 경사부(S1)는 열산화막(118) 및 질화막 라이너(119)의 상부면과 소자분리막(117)의 계면이고, 상기 제 2 경사부(S2)는 소자분리막(117)과 질화막 라이너(119) 측벽의 계면이다. 상기 열산화막(118)은 실리콘 산화막일 수 있으며, 상기 질화막 라이너(119)는 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 제 1 경사부(S1)와 제 2 경사부(S2)가 이루는 각(θ)은 90°보다는 크고180°보다는 작은 것이 바람직하다.
이하에서는 도 3 내지 도 15를 참조하여 본 발명에 따른 소자분리막 제조방법의 제 1 및 제 2 실시예를 상세하게 설명한다.
<제 1 실시예>
도 3을 참조하면, 먼저 반도체 기판(100)상에 식각마스크로 사용될 감광막 패턴(120)을 통상적인 방법, 예컨대 사진공정을 수행하여 형성한다. 감광막 패턴(120)은 반도체 기판(100)의 일부 즉, 소자분리영역이 형성될 곳을 노출시킨다.
그런 다음, 감광막 패턴(120)을 식각마스크로 사용하여 반도체 기판(100)을 식각함으로써, 반도체 기판(100)내에 트렌치(T)를 형성한다. 트렌치(T)는 이방성 식각특성이 좋은 건식식각방법을 사용하여 형성하는 것이 바람직하다. 예컨대, 염소(Cl2)와 브롬화수소(HBr)를 식각가스로 사용하는 건식식각 방법을 사용할 수 있다. 트렌치(T)의 깊이는, 활성영역상에 형성되는 반도체 소자, 예컨대 트랜지스터들을 전기적으로 분리하기에 충분한 깊이로 형성한다. 예컨대, 트렌치(T)는 0.25㎛정도의 깊이로 형성한다. 종래에는 패드산화막과 패드질화막이 적층된 마스크 패턴을 이용하여 트렌치를 형성하므로 공정이 복잡하다. 그러나 본 발명의 실시예에 따르면, 감광막 패턴을 식각마스크로 사용하여 트렌치를 형성하기 때문에 공정이 간단하다.
도 4를 참조하면, 반도체 기판(100)상에 형성된 감광막 패턴(120)을 제거한다. 감광막 패턴(120)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 제거할 수 있다. 그리고나서, 반도체 기판(100)의 상부표면 및 트렌치(T)의 내벽에 열산화막(122)을 형성한다. 열산화막(122)은 30Å 내지 500Å사이의 두께로 형성할 수 있다.
열산화막(122)은, 트렌치(T)를 형성하기 위한 건식식각공정에서 트렌치(T) 내벽에 발생된 결함을 제거한다. 다시 말해, 트렌치(T) 내벽에 노출된 반도체 기판(100)의 표면을 안정된 결합상태(Si와 O2의 결합)로 유지함으로써, 트렌치(T) 표면을 통한 누설전류를 방지한다. 아울러, 열산화막(122)은 트렌치(T) 바닥면의 코너부분을 라운드지게 함으로써, 기계적 스트레스가 트렌치(T) 바닥면의 코너부분으로 집중되는 것을 완화한다. 한편, 반도체 기판(100)상에 형성된 열산화막(122)은 패드산화막으로 기능한다.
열산화막(122)을 형성한 후, 열산화막(122)상에 얇은 질화막 라이너(124)를 형성한다. 질화막 라이너(124)는 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition)방법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법을 사용하여 형성할 수 있다. 트렌치(T) 내부에 형성된 질화막 라이너(124)는, 갭필절연막으로 트렌치(T)를 매립하는 후속 단계에서 트렌치(T) 측벽이 산화되는 것을 방지한다. 그리고, 트렌치(T) 외부에 형성된 질화막 라이너(124)는 후속하는 갭필절연막의 평탄화단계에서 평탄화 정지막으로 기능한다. 즉, 본 발명의 실시예에 따르면, 얇은 질화막 라이너를 2 중으로 활용할 수 있다.
한편, 질화막 라이너(124) 및 후속단계에서 트렌치(T)를 채우는 갭필절연막은 열팽창계수가 서로 다르기 때문에, 질화막 라이너(124)를 너무 두껍게 형성하면, 한계치 이상의 기계적 스트레스를 반도체 기판(100) 내에 유발할 수도 있다. 또한, 후속단계에서 평탄화 정지막으로 기능한 질화막 라이너(124)를 제거할 때 소요되는 공정시간을 증가시킨다. 그 결과, 평탄화 정지막으로 기능한 질화막 라이너(124)의 제거가 균일하게 이루어지지 않을 수도 있다. 따라서, 질화막 라이너(124)는 40Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 트렌치(T)의 상부코너에서 질화막 라이너(124)를 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ참조)시키면서, 갭필절연막(126)으로 트렌치(T)를 매립한다. 갭필절연막(126)은 통상적인 방법, 예컨대 CVD 방법, SACVD 방법, LPCVD 방법 또는 PECVD 방법을 사용하여 형성할 수 있다. 갭필절연막(126)은 실리콘 산화막, 실리콘 산화질화막, PSG(PhosphoSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthylOrthoSilicate)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, 오존-TEOS막 또는 USG(Undoped Silicate Glass)막일 수 있다.
질화막 라이너(124)를 트렌치(T) 상부코너 부분에서 분리(Ⅰ)시키기 위해, 증착공정과 식각공정을 동시에 수행할 수 있는 방법을 사용하여 갭필절연막(126)을 형성할 수 있다. 또는, 증착공정과 식각공정을 인시튜로 수행할 수 있는 장치를 사용하여 갭필절연막(126)을 형성할 수도 있다. 또는, 증착장치와 식각장치를 오가며 갭필절연막(126)을 형성할 수도 있다.
먼저, 질화막 라이너(124)를 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ)시키기 위해, HDP(High Density Plasma) CVD공정을 수행하여 갭필절연막(126)을 형성하는 방법에 대하여 설명한다. HDP CVD공정은, 화학기상증착방법과 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기위한 증착가스만이 챔버내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버내로 공급된다. 예컨대, 실리콘 산화막으로 트렌치를 매립할 때에는, 실란가스(SiH4)와 산소가스(O2)가 증착가스로써 챔버내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버내에 유발된 플라즈마에 의하여 이온화된다.
한편, 반도체 기판이 로딩된 챔버내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 반도체 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다.
상기와 같은 HDP CVD 공정의 메카니즘이 본 발명에 따른 소자분리막 제조방법에 적용되어 질화막 라이너(124)가 분리되는 과정은, 도 6을 참조로 한 본 발명의 실시예에 대한 설명에서 보다 명확해진다.
도 6을 참조하면, HDP CVD공정에 의한 갭필절연막(126)의 증착이 시작되면, 챔버내의 플라즈마 내에서 이온화된 증착가스에 의해 질화막 라이너(124) 상에 갭필절연막(126)이 형성되기 시작한다. 상술한 바와 같이 상기 갭필절연막(126)은 증착과 동시에 스퍼터링된다. 이 때, 갭필절연막(126)이 증착되는 속도는 갭필절연막(126)이 스퍼터링되는 속도보다는 크다. 그런데, 갭필절연막(126)이 스퍼터링 가스이온(예컨대, Ar+이온)에 의하여 식각되는 속도는, 트렌치(T) 입구의 코너부분(화살표 B 참조)이 다른 부분(화살표 A 참조)보다 3배 내지 4배정도 빠르다. 따라서, 갭필절연막(126) 형성의 초기단계에서는, 트렌치(T) 내부에 증착되는 갭필절연막(18)의 프로파일이 V 자형을 가지게 된다. 그 결과, HDP CVD공정의 공정조건을 적절하게 조절해주면, HDP CVD공정의 초기단계에서 트렌치(T)의 상부코너 부분에서 질화막 라이너(124)를 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ)시킬 수 있다. 뿐만 아니라, HDP CVD공정을 수행하여 트렌치(T)를 갭필절연막(126)으로 매립하게 되면, 트렌치(T) 내부에 보이드가 형성되는 것을 방지할 수 있다. 왜냐하면, 트렌치(T)의 상부코너 부분에서 갭필절연막(126)이 가장 빨리 스퍼터링되기 때문에 트렌치(T)의 입구에서 오버행(overhang)이 발생하지 않기 때문이다.
한편, HDP CVD공정은 하기 수학식에 의하여 정의되는 D/S비에 의하여 제어할 수 있다.
그런데, 본 발명자는 D/S비가 약 3 보다 작아지면, 종횡비가 3이상인 트렌치(T)를 보이드 없이 갭필절연막(126)으로 채울 수 있다는 것과 증착되는 갭필절연막(126) 이외의 다른 주변 물질막들을 클리핑(clipping)할 수 있다는 것을 확인하였다. 이러한 사실을 이용하여 D/S비를 적절하게 조절하면서 HDP CVD공정을 수행하면, HDP CVD공정의 초기단계에서 트렌치(T)의 상부코너에 형성된 질화막 라이너(124)를 클리핑하여 분리(Ⅰ)시킬 수 있다. 따라서, HDP CVD공정의 초기단계에서 질화막 라이너를 분리시키기 위하여 D/S비는 2 내지 5 사이에서 조절하는 것이 바람직하다.
한편, D/S비를 조절하기 위해서는, 플라즈마를 발생시키기 위한 소스파워, 반도체 기판이 로딩되는 웨이퍼척에 인가하는 바이어스 고주파 전력, 공급되는 증착가스의 유량 및 스퍼터링 가스의 유량을 조절하여야 한다. 따라서, D/S비를 상기와 같은 범위내에서 조절하기 위하여 다음과 같이 HDP CVD공정의 공정조건을 조절하는 것이 바람직하다. HDP CVD공정이 수행되는 장치에서 플라즈마를 발생시키는 소스파워는 3000 W 내지 5000 W사이, 웨이퍼 척에 인가되는 바이어스 파워는 800 W 내지 1000W 사이, 실리콘 소스가스(예컨대, SiH4)의 유량은 30 sccm 내지 150 sccm 사이, 산소 소스가스(예컨대, O2)의 유량은 60 sccm 내지 200 sccm 사이, 스퍼터링 가스(예컨대, Ar)의 유량은 20 sccm 내지 400 sccm 사이로 조절하는 것이 바람직하다. D/S비를 상기와 같은 조건으로 조절하면서 HDP CVD 공정을 트렌치(T)가 완전히 매립될 때까지 수행하면, 도 5에 도시된 것과 같은 결과물이 얻어진다.
이어서, 트렌치(T)를 채우는 갭필절연막(126)을 증착장치와 식각장치를 오가면서 형성하는 경우, 트렌치(T)의 상부코너 부분에서 질화막 라이너(124)를 분리시키는 과정에 대하여 설명한다.
도 7을 참조하면, 증착장치에서 갭필절연막(126)을 질화막 라이너(124)상에 소정의 두께로 형성한다. 예를 들어, 갭필절연막(126)은 200Å 내지 500Å 사이의두께로 형성할 수 있다. 상기 증착장치로는 CVD장치, PECVD장치, LPCVD장치 또는 SACVD장치를 사용할 수 있다.
도 8을 참조하면, 식각장치에서 갭필절연막(126)을 식각하여 트렌치(T) 상부코너 부분에서 질화막 라이너(124)를 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ)시킨다. 식각장치로는 RIE(Reactive Ion Etching)장치, MERIE(Magnetic Enhanced Reactive Ion Etching)장치, 이온 밀링(Ion Milling)장치 또는 HPPE(High Pressure Plasma Etching)장치를 사용할 수 있다.
상술한 바와 같이, 갭필절연막(126)은 트렌치(T) 상부코너 부분에서 가장 빨리 식각된다. 그 결과, 트렌치(T)의 상부코너 부분에서 질화막 라이너(124)는 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ)된다. 질화막 라이너(124)를 제 1 질화막 라이너(124a)와 제 2 질화막 라이너(124b)로 분리(Ⅰ)시킨 다음, 다시 반도체 기판(100)을 증착장치에 로딩하여 갭필절연막(126)을 계속해서 증착한다. 그러면, 도 5에 도시된 것과 같은 결과물을 얻을 수 있다.
한편, 상기에서는 증착-식각-증착의 순서로 갭필절연막(126)을 형성하는 경우에 대하여 설명하였다. 하지만, 증착장치와 식각장치를 오가며 갭필절연막(126)을 형성하는 방법은 이에 한정되는 것은 아니다. 경우에 따라서, 증착-식각-증착-식각-증착의 순서로 갭필절연막(126)을 형성할 수도 있다. 이러한 경우, 질화막 라이너(124)의 분리(Ⅰ)는 첫번째 식각 단계에서 발생할 수도 있고, 두번째 식각단계에서 발생할 수도 있다. 증착장치와 식각장치를 오가며 갭필절연막(126)을 형성하는 경우에도, 트렌치(T) 내부에 보이드가 형성되는 것을 방지할 수 있다. 그 이유에 대해서는 HDP CVD공정을 수행하여 갭필절연막(126)을 형성하는 방법을 개시하면서 설명한 바 있다.
한편, 갭필절연막(126)으로 트렌치(T)를 매립하는 과정에서 질화막 라이너(124)를 분리하기 위하여, 증착공정과 식각공정을 인시튜로 실시할 수 있는 장치를 사용할 수도 있다. 이에 대한 설명은 도 7 내지 도 8을 참조하여 설명한, 증착장치와 식각장치를 오가면서 갭필절연막(126)을 형성하는 경우와 유사하므로 생략한다. 즉, 증착-식각 장치를 사용하여 갭필절연막(126)을 형성할 경우에는, 하나의 장치에서 증착공정과 식각공정을 번갈아서 수행함으로써, 갭필절연막(126)을 형성할 수 있다.
도 9를 참조하면, 질화막 라이너(124)를 분리시킨 다음, 갭필절연막(126)을 제 2 질화막 라이너(124b)의 상부표면과 실질적으로 동일한 레벨로 평탄화한다. 그 결과, 소자분리막(126')이 형성된다. 예를 들어, 갭필절연막(126)은 CMP방법 또는 에치백방법을 사용하여 평탄화할 수 있다. 상기 평탄화 공정에서는 제 2 질화막 라이너(124b)를 평탄화 정지막으로 사용한다. 예를들어, CMP 방법을 사용하여 갭필절연막(126)을 평탄화할 경우, 제 2 질화막 라이너(124b)는 CMP 스토퍼로 기능한다. 따라서, CMP 방법에서 사용되는 슬러리는 제 2 질화막 라이너(124b)보다 갭필절연막(126)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다.
따라서, 산화세륨 계열의 연마제를 포함하는 슬러리를 사용하는 것이 바람직하다. 특히, 상기 산화세륨 계열의 연마제 이외에 강 음이온성 계면활성제를 더 포함한 슬러리를 사용하는 것이 바람직하다. 그리고, 상기 슬러리의 pH는, 갭필절연막(126) 및 제 2 질화막 라이너(124b)가 각각 음 및 양의 제타 포텐셜(zeta potential)값을 가지도록 설정하는 것이 바람직하다. 슬러리의 pH가 상기와 같이 설정되면, 양의 제타 전위를 가지는 제 2 질화막 라이너(124b)에만 음이온성의 계면활성제가 접착되기 때문에, 산화세륨 계열의 연마제와 제 2 질화막 라이너(124b)의 반응이 억제된다. 다시말해, 음의 제타 전위를 가지는 갭필절연막(126) 표면에는 계면 활성제가 접착되지 않으므로, 갭필절연막(126)만이 산화세륨 계열의 연마제에 의해 제거된다.
본 발명자의 실험에 의하면, 슬러리의 pH를 약 7 정도로 유지하면, 제 2 질화막 라이너(124b)와 갭필절연막(126)의 CMP 식각선택비는 1:48정도가 되는 것으로 확인되었다. 따라서, CMP 방법을 사용하는 평탄화 공정에서 산화세륨 계열의 슬러리를 사용하면, 제 2 질화막 라이너(124b)는 매우 우수한 식각정지막으로 기능할 수 있게 된다. 그 결과, CMP 방법을 사용한 평탄화 공정에서 공정마진이 증가되어 균일한 두께의 소자분리막(126')을 형성할 수 있다.
또한, 본 발명자의 실험에 따르면, 산화세륨 계열의 슬러리는 pH 값의 변화에 덜 민감하여 pH 값이 변화되더라도 갭필절연막(126)의 식각속도는 그다지 큰 변화를 보이지 않는 것을 확인하였다. 따라서, 산화세륨 계열의 연마제를 포함하는 슬러리를 사용하여 갭필절연막(126)을 평탄화하면, CMP 방법을 사용한 평탄화 공정에서 pH에 대한 공정마진을 증가시킬 수 있다.
한편, 트렌치(T)에 채워진 갭필절연막(126)의 상부코너에는 음의경사면(negative slope surface, 128)이 형성되어 있기 때문에, CMP 방법을 사용하여 갭필절연막(126)을 평탄화할 때 슬러리내에 포함된 연마제가 소자분리영역에 끼일 확률이 작아진다. 그 결과, CMP 방법을 사용한 평탄화 공정에서 미세한 스크래치 및 스크래치로는 발견되지 않는 극미세 손상이 반도체 기판(100)의 상부표면에 발생할 가능성이 줄어들게 된다. 이처럼, 평탄화 공정 중에 반도체 기판(100)의 상부표면에 스크래치와 같은 손상의 발생이 완화되면, 후속공정에서 형성되는 게이트 절연막의 신뢰성을 향상시킬 수 있다.
도 10을 참조하면, 제 2 질화막 라이너(124b)를 제거한다. 제 2 질화막 라이너는 습식식각방법 또는 플라즈마를 이용하는 건식식각방법을 사용하여 제거할 수 있다. 습식식각방법으로 제거할 경우에는, 인산용액을 포함하는 에천트를 사용하는 것이 바람직하다. 예를 들어, 제 2 질화막 라이너(124b)를 100Å정도의 두께로 형성한 경우, 165℃ 인산용액을 사용하여 약 5 분 정도 습식 식각하면 제 2 질화막 라이너(124b)를 제거할 수 있다.
한편, 제 1 질화막 라이너(124a)는 제 2 질화막 라이너(124b)를 제거하는 단계에서 에천트, 예컨대 인산용액에 의하여 식각되지 않는다. 왜냐하면, 상술한 바와 같이 제 1 질화막 라이너(124a)는 갭필절연막(126)으로 트렌치(T)를 매립하는 과정에서 트렌치(T) 내부로 매몰되기 때문이다. 따라서, 종래와 같이 소자분리영역과 활성영역의 경계에서 디봇이 형성되는 것을 방지할 수 있다. 그 결과, 이후에 수행되는 게이트 전극 형성단계에서 인접하는 게이트 전극 사이에 브릿지가 유발되는 것을 방지할 수 있다. 또한, 제 2 질화막 라이너(124b)를 제거하기 위한 식각공정, 예컨대 습식식각공정에서 공정마진이 증가된다. 즉, 제 2 질화막 라이너(124b)를 완전히 제거하기 위하여 과도식각(overetch)을 실시해도 무방하다. 다시 말해, 제 1 질화막 라이너(124a)가 트렌치에 매몰되어 있어서 과도식각을 실시하더라도 제 1 질화막 라이너(124a)는 식각되지 않는다. 예를 들어, 제 2 질화막 라이너(124b)의 두께가 100Å 인 경우, 165℃의 인산용액을 사용하여 제 2 질화막 라이너(124b)를 제거할 때 5 분이상, 예컨대 30분 동안 습식식각을 실시하더라도 제 1 질화막 라이너(124a)의 식각에 의한 디봇의 발생이 방지된다.
도 10의 Ⅱ부분을 확대한 도 11을 참조하면, 제 2 질화막 라이너(124b)가 제거되면, 소자분리막(126')의 상부코너 부분에 형성된 음의 경사면(128)의 일부가 노출된다. 노출된 음의 경사면(128)이 소자분리막(126')의 상부표면과 이루는 경사각(Slope angle, θ)은 약 45°이다. 한편, 음의 경사면(128)이 노출되는 높이(H)는 제거된 제 2 질화막 라이너(124b)의 두께에 대응한다. 예를 들어, 제거된 질화막 라이너(124b)의 두께가 약 300Å인 경우에, 노출된 음의 경사면(128)의 높이 또한 약 300Å 정도가 된다.
그런데, 노출된 음의 경사면(128)과 소자분리막(126')의 상부표면이 이루는 경사각(θ)은 등방성 식각을 통하여 증가시킬 수 있다. 특히, 등방성 식각이 이상적인 경우에는 노출된 음의 경사면(128)의 높이(H) 만큼을 식각하면 경사각(θ)을 90°로 만들어줄 수 있다. 또한, 노출된 음의 경사면(128)의 높이(H) 이상을 식각하면 경사각(θ)을 90°이상으로 증가시킬 수 있다. 예를 들어, 노출된 음의 경사면(128)의 높이(H)가 300Å인 경우에, 300Å정도를 등방성 식각해주면 경사각(θ)을 90°로 증가시킬 수 있으며, 소자분리막(126')의 상부표면을 반도체 기판(100)의 상부표면과 실질적으로 동일한 레벨로 만들어줄 수 있다. 그 결과, 반도체 기판 전면의 표면 토폴로지가 감소되어 후속하는 집적공정의 공정마진을 증가시킬 수 있다. 예를 들어, 게이트 절연막 및 게이트 전극용 도전막을 순차적으로 형성한 후, 게이트 전극을 패터닝하기 위한 사진공정에서 초점심도의 균일도를 향상시킬 수 있다.
그런데, 본 발명에 따르면 소자분리막(126')의 상부표면을 반도체 기판(100)의 상부표면과 실질적으로 동일한 레벨로 만들고, 경사각(θ)을 증가시키기 위하여 별도의 공정을 수행하지 않는다. 하지만, 반도체 기판(100)상에 형성된 열산화막 제거단계, 희생산화 공정을 통하여 형성된 이온주입용 희생산화막 제거단계를 후속단계로 수행하면, 음의 경사면(128)의 노출높이(H) 만큼 또는 그 이상을 등방성 식각할 수 있게 된다. 이에 대해서는 소자분리막(126')의 상부코너 부분을 확대 도시한 도 12 내지 도 14를 참조하여 상세하게 설명하기로 한다.
도 12를 참조하면, 소자분리막(126')에 의하여 정의되는 활성영역(130)상에 형성된 열산화막(122)을 제거한다. 열산화막(122)은 등방성 식각특성이 우수한 습식식각방법을 사용하여 제거하는 것이 바람직하다. 예를 들어, 불산 용액 또는 BOE(Buffered Oxide Etchant)용액을 사용하여 열산화막(122)을 제거할 수 있다. 이 때, 열산화막(122)이 제거되는 과정에서 소자분리막(126')도 등방성 식각된다. 그 결과, 열산화막(122)이 제거되는 과정에서 활성영역(130)의 상부표면이 낮아진 만큼 소자분리막(126')의 상부표면도 낮아지게 된다. 예를 들어, 열산화막(122)을 제거하는 과정에서 활성영역(130)의 상부표면이 150Å 정도 낮아질 경우, 소자분리막(126')의 상부표면도 150Å정도 낮아지게 된다. 한편, 상술한 바와 같이 경사각(θ)은 소자분리막(126')이 등방성 식각되는 과정에서 증가하게 된다.
도 13을 참조하면, 소자분리막(126')에 의하여 정의되는 활성영역(130)상에 이온주입용 희생산화막(132)을 형성한다. 희생산화막(132)은 열산화방법을 사용하여 20Å에서 200Å의 두께로 형성할 수 있다. 이어서, 이온주입공정을 수행한다. 이온주입공정은 반도체 기판(100)내의 불순물 주입, 웰형성, 채널저지층 형성 또는 문턱전압 조절을 위하여 수행한다. 희생산화막(132)은 CMP 방법에 의한 갭필절연막(126)의 평탄화 단계에서 반도체 기판(100)의 활성영역(130)상에 유발된 손상을 치유하는 기능을 수행할 뿐만 아니라, 상기 이온주입공정에서 완충막으로서의 역할을 수행한다.
도 14를 참조하면, 활성영역(130)상에 형성된 희생산화막(132)을 제거한다. 희생산화막(132)은 등방성 식각특성이 우수한 습식식각방법을 사용하여 제거하는 것이 바람직하다. 예를 들어, 불산 용액 또는 BOE(Buffered Oxide Etchant)용액을 사용하여 희생산화막(132)을 제거할 수 있다. 한편, 희생산화막(132)이 제거되는 과정에서 소자분리막(126')도 등방성 식각된다. 따라서, 희생산화막(132) 제거단계에서 활성영역(130)의 상부표면이 낮아진 만큼, 소자분리막(126')의 상부표면도 낮아진다. 예를 들어, 희생산화막(132)이 제거되어 활성영역의 상부표면이 200Å정도 낮아진 경우에 소자분리막(126')의 상부표면도 200Å정도 낮아진다. 그 결과, 소자분리막(126')의 상부표면이 활성영역(130)의 상부표면과 실질적으로 동일한 레벨로 낮아지게 되고, 경사각(θ)도 증가하게 된다. 음의 경사면(도 11의 128 참조)의 노출높이(도 11의 H 참조)가 300Å인 경우에, 열산화막(122) 제거단계 및 희생산화막(132) 제거단계에서 등방성 식각에 의해 소자분리막(126')의 상부표면이 300Å 이상 낮아질 경우에는 경사각(θ)은 90°이상이 되며, 300Å 정도 낮아질 경우에는 경사각(θ)은 90°정도가 된다. 결국, 음의 경사면(128)의 일부분이 노출되어 소자분리막(126')이 반도체 기판의 상부표면으로부터 돌출된다고 하더라도, 소자분리막(126')의 돌출된 부분은 후속단계에서 실질적으로 제거된다. 따라서, CMP 방법을 사용하여 반도체 기판(100)의 전면을 평탄화하지 않더라도, 반도체 기판(100) 상부표면의 토폴로지를 향상시킬 수 있다. 이는 결국 본 발명이 감광막 패턴만으로 트렌치를 형성하기 때문이다. 종래에는 패드산화막과 패드질화막이 적층된 마스크 패턴을 이용하여 트렌치를 형성한다. 상기 패드질화막은 매우 두껍기 때문에 상기 패드질화막 제거 후에 갭필절연막과 반도체 기판의 단차가 매우 크다. 따라서, 종래에는 반도체 기판의 전면을 평탄화하는 단계가 반드시 필요하다. 그러나 본 발명에 따르면 반도체 기판의 전면을 평탄화하는 단계를 생략할 수 있다.
상술한 바와 같이, 본 발명은 갭필절연막(126)으로 트렌치(T)를 매립하는 과정에서 트렌치(T) 상부코너 부분에서 질화막 라이너(124)를 분리하였다. 그 결과, 평탄화 정지막인 제 2 질화막 라이너(124b)를 제거하면, 음의 경사면(128)이 반도체 기판(100)의 상부로 돌출되어 반도체 기판 전면의 토폴로지가 감소된다. 하지만, 제 2 질화막 라이너(124b)의 두께가 500Å이하이기 때문에, 노출되는 음의 경사면(128)의 높이가 작다. 따라서, CMP 방법에 의한 평탄화 공정을 수행하지 않더라도, 후속단계가 진행되는 동안 반도체 기판(100) 전면의 토폴로지가 다시 향상된다.
<제 2 실시예>
본 발명에 따른 소자분리막 제조방법의 제 2 실시예는 갭필절연막(126)으로 트렌치(T)를 매립하는 단계를 제외하고, 상기 제 1 실시예와 동일하게 진행된다.따라서, 본 발명에 따른 소자분리막 제조방법의 제 2 실시예를 설명함에 있어서는 갭필절연막(126)으로 트렌치(T)를 매립하는 단계만을 설명한다.
도 15를 참조하면, 질화막 라이너(124)가 형성된 반도체 기판(100)의 전면에 트렌치(T)를 매립하는 갭필절연막(126)을 형성한다. 갭필절연막(126)은 제 1 실시예의 경우와 동일한 물질막 및 동일한 방법을 사용하여 형성할 수 있다. 다만, 제 1 실시예에서와 같이 갭필절연막(126)을 형성할 때 트렌치 상부코너 부분에서 질화막 라이너(124)를 분리시키는 것이 아니라, 두께만을 감소시킨다. 이처럼, 트렌치(T) 상부코너 부분의 질화막 라이너(124)가 얇아지게 되면, 평탄화 정지막으로 기능한 질화막 라이너(124)를 제거하는 단계에서 트렌치(T) 내부에 형성된 질화막 라이너(124)의 손상이 완화된다. 왜냐하면, 트렌치(T) 상부코너 부분의 질화막 라이너(124)의 두께가 얇아질수록 에천트의 이동이 원활하지 않기 때문이다. 그러므로, 질화막 라이너(124)가 분리된 경우와 정도의 차이는 있겠지만, 동일한 종류의 기술적 효과가 달성된다.
상기에서는 실시예들을 참조로 하여 본 발명을 설명하였으나, 이는 예시적인 것에 불과하다. 따라서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 개시된 실시예들로부터 다양한 변형 실시예 또는 균등한 다른 실시예를 안출할 수 있음은 물론이다.
본 발명에 따른 소자분리막 제조방법은 감광막 패턴을 식각마스크로 사용하여 트렌치를 형성하기 때문에 공정이 간단하다.그리고, 얇은 질화막 라이너를 2 중으로 활용할 수 있다. 즉, 트렌치 내부에 형성하는 질화막 라이너는 트렌치 측벽의 산화를 방지하며, 반도체 기판상에 형성된 질화막 라이너는 갭필절연막을 평탄화할 때 평탄화 정지막으로 기능한다.또한, 트렌치 상부코너 부분에서 질화막 라이너를 분리시키거나, 두께를 얇게 만들기 때문에, 평탄화 정지막으로 기능한 질화막 라이너를 제거하더라도, 트렌치 내부에 디봇이 발생하는 것을 방지할 수 있다. 아울러, 질화막 라이너를 제거하더라도 음의 경사면의 노출높이가 작기 때문에, 후속단계를 진행하여 음의 경사면을 실질적으로 제거할 수 있다. 즉, 종래와는 달리 반도체 기판의 전면을 평탄화하는 단계를 생략할 수 있다.또한, 산화세륨 계열의 연마제를 포함하는 슬러리를 사용하여 CMP하므로, 질화막 라이너에 대한 갭필절연막의 식각선택비가 크다. 그 결과, CMP 방법을 사용한 평탄화 공정에서 공정마진이 증가되며 균일한 두께의 소자분리막을 형성할 수 있다. 또한, 산화세륨 계열의 슬러리는 pH 값의 변화에 덜 민감하므로 CMP 방법을 사용한 평탄화 공정에서 pH에 대한 공정마진을 증가시킬 수 있다.
Claims (15)
- (a1) 반도체 기판상에 소자분리 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계;(a2) 상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써 상기 반도체 기판내에 상기 반도체 기판의 활성영역을 한정하는 트렌치를 형성하는 단계;(a3) 상기 감광막 패턴을 제거하는 단계;(b) 상기 트렌치가 형성된 상기 반도체 기판의 전면에 열산화막을 형성하는 단계;(c) 상기 열산화막상에 질화막 라이너를 형성하는 단계;(d) 상기 트렌치를 갭필절연막으로 매립하면서, 상기 트렌치의 상부 코너에 형성된 상기 질화막 라이너를 제거하는 단계;(e) 상기 질화막 라이너를 평탄화 정지막으로 사용하여 산화세륨계열의 연마제가 포함된 슬러리를 사용하는 화학기계적 연마방법에 의하여 상기 반도체 기판의 전면을 평탄화하는 단계; 및(f) 상기 갭필절연막에 대한 평탄화 단계에서 노출된 질화막 라이너를 제거하는 단계를 포함하는 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 (d) 단계는상기 트렌치를 매립하는 상기 갭필절연막을 형성하면서 상기 트렌치의 상부코너 부분에서 상기 질화막 라이너를 분리시키는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 (d) 단계는상기 트렌치를 매립하는 상기 갭필절연막을 형성하면서 상기 트렌치의 상부코너 부분에 형성된 상기 질화막 라이너의 두께를 얇게 만드는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 (d) 단계는물질막을 증착시킬 수 있을 뿐만 아니라, 증착되는 물질막을 식각도 할 수 있는 방법을 사용하여 갭필절연막을 형성하는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 (d) 단계는식각장치와 증착장치를 오가며 갭필절연막을 형성하는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 (d) 단계는식각공정과 증착공정을 인시튜로 수행할 수 있는 장치를 사용하여 갭필절연막을 형성하는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 5 항에 있어서,상기 (d) 단계는 HDP CVD방법을 사용하여 갭필절연막을 형성하는 단계인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 (f) 단계를 진행한 후에,상기 반도체 기판상에 형성된 열산화막을 제거하는 단계;상기 열산화막이 제거되어 노출된 상기 반도체 기판상에 희생산화막을 형성하는 단계;상기 희생산화막이 형성된 반도체 기판의 전면에 이온을 주입하는 단계; 및상기 희생산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
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- 제 1 항에 있어서, 상기 슬러리는 강음이온성 계면활성제를 더 포함하는 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
- 제 1 항 또는 제 11 항에 있어서, 상기 슬러리의 pH 는 7 정도인 것을 특징으로 하는 디봇발생을 방지하며 공정이 간단한 소자분리막 제조방법.
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