KR100338771B1 - 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법 - Google Patents
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Abstract
본 발명은 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법에 대한 것이다. 본 발명에 따른 트렌치 소자분리 방법은, 먼저 반도체 기판상에 감광막 패턴을 형성한다. 경우에 따라서, 감광막 패턴을 형성하기 전에 패드 절연막을 형성할 수도 있다. 그런 다음, 감광막 패턴을 식각마스크로 사용하여 반도체 기판내에 반도체 기판의 활성영역을 한정하는 트렌치를 형성한다. 그리고나서, 상기 트렌치내에 소자분리막을 형성한다. 그 다음으로, 활성영역상에 형성된 데미지를 제거하기 위하여, 소자분리막이 형성된 반도체 기판을 수소 분위기에서 어닐링한다.
Description
본 발명은 반도체 소자의 제조방법에 대한 것으로서, 상세하게는 트렌치 소자분리 방법에 대한 것이다.
반도체 소자의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon:이하, 'LOCOS'라 칭함)은, 공정이 간단하다는 장점이 있다. 그런데, 256M DRAM급 이상의 초고집적 반도체 소자의 경우에는, 소자분리의 폭이 한계 이상으로 감소하여 LOCOS방법에서의 선택적 산화단계에서 문제가 발생하고 있다. 즉, LOCOS방법의 선택적 산화단계에서 펀치쓰루 현상이 발생하거나 필드산화막의 두께감소 등과 같은 문제점이 발생하고 있다.
따라서, 최근에는 상기 LOCOS방법의 문제점을 개선하기 위한 방법의 하나로,트렌치 소자분리 방법이 제안되었다.
종래기술에 따른 트렌치 소자분리 방법은 먼저, 반도체 기판상에 패드 산화막과 패드 질화막을 순차적으로 적층한 마스크 패턴을 형성한다. 그런 다음, 마스크 패턴을 식각마스크로 사용하여 반도체 기판을 식각함으로써 트렌치를 형성한다. 이어서, 트렌치 측벽에 열산화막을 형성한다. 그리고나서, 트렌치를 매립하는 갭필절연막(gap filling dielectric layer)을 화학기상증착 방법을 사용하여 반도체 기판의 전면에 형성한다. 그 다음으로, 화학기계적연마 방법을 사용하여 마스크 패턴의 패드 질화막과 실질적으로 동일한 레벨로 갭필절연막을 평탄화한다. 그런 다음, 마스크 패턴을 제거하여 트렌치 소자분리막을 형성한다.
상기와 같이 진행되는 트렌치 소자분리 방법은, LOCOS방법의 문제점을 어느 정도 해결할 수 있는 장점이 있는데 반하여, LOCOS방법보다 공정이 복잡하기 때문에 제조비용이 증가되는 문제점이 있다. 또한, 트렌치를 매립하는 갭필절연막을 형성할 때 트렌치의 양측에 두꺼운 마스크 패턴이 형성되어 있기 때문에, 트렌치의 실질적인 종횡비가 증가하는 문제가 발생한다. 상기와 같이, 두꺼운 마스크 패턴으로 인하여 트렌치의 종횡비가 실질적으로 증가하게 되면, 소자분리막 내에 보이드를 유발할 수도 있다.
한편, 두꺼운 마스크 패턴으로 인하여 트렌치의 종횡비가 실질적으로 증가하는 것을 방지하기 위하여, 패드 질화막의 두께를 감소시킬 수도 있다. 그러나, 패드 질화막의 두께를 감소시키면, 화학기계적연마 방법을 사용하여 갭필절연막을 평탄화할 때 문제가 발생한다. 즉, 패드 질화막의 두께를 얇게 해주면, 화학기계적연마 방법에서 사용되는 슬러리 내의 연마제에 의하여 반도체 기판의 상부표면에 스크래치와 같은 물리적 손상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정이 간단하고 트렌치의 매립이 용이하며 게이트 절연막의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법의 제 1 실시예를 도시한 공정 단면도들이다.
도 2a 및 도 2b는 본 발명에 따른 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법의 제 2 실시예를 도시한 공정 단면도들이다.
도 3a 내지 도 3c는 본 발명에 따른 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법의 제 3 실시예를 도시한 공정 단면도들이다.
도 4는 본 발명에 따른 트렌치 소자분리 방법의 효과를 설명하기 위하여 샘플 1과 샘플 2를 준비하고, 비교 실험을 한 결과를 도시한 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법은, 반도체 기판상에 소자분리 예정 영역을 노출시키는 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써 상기 반도체 기판내에 상기 반도체 기판의 활성영역을 한정하는 트렌치를 형성한다. 그리고나서, 상기 감광막 패턴을 제거하고 상기 트렌치내에 소자분리막을 형성한다. 그런 다음, 상기 활성영역상에 형성된 데미지를 제거하기 위하여 상기 소자분리막이 형성된 반도체 기판을 수소 분위기에서 어닐링한다.
상기와 같이 감광막 패턴만을 식각마스크로 사용하여 트렌치를 형성한 경우, 소자분리막을 형성하는 단계는 다음과 같이 진행할 수 있다.
먼저, 반도체 기판내에 형성된 트렌치의 내벽에 열산화막을 형성한다. 그런 다음, 열산화막의 표면 토폴로지를 따라 질화막 라이너를 형성한다. 그리고나서, 질화막 라이너가 형성된 트렌치를 매립하는 갭필절연막을 반도체 기판의 전면에 형성한다. 그 다음으로, 질화막 라이너를 평탄화 정지막으로 사용하여 갭필절연막이 형성된 반도체 기판의 전면을 평탄화한다. 그 이후에, 평탄화 단계에 의하여 노출된 질화막 라이너 및 반도체 기판상에 형성된 열산화막을 제거한다.
또는, 먼저 반도체 기판내에 형성된 트렌치의 내벽에 열산화막을 형성한다. 그런 다음, 열산화막이 형성된 트렌치를 매립하는 갭필절연막을 반도체 기판의 전면에 형성한다. 그 다음으로, 반도체 기판을 평탄화 스토퍼로 사용하여 갭필절연막이 형성된 반도체 기판의 전면을 평탄화한다.
상기 트렌치를 형성하는 단계는 다음과 같이 진행될 수도 있다.
먼저, 반도체 기판상에 패드 절연막을 형성한다. 그리고나서, 패드 절연막상에 소자분리 예정 영역을 노출시키는 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 패드 절연막 및 반도체 기판을 식각함으로써, 상기 반도체 기판내에 트렌치를 형성한다. 그 다음, 감광막 패턴을 제거한다.
또는, 먼저 반도체 기판상에 패드 절연막을 형성한다. 그리고나서, 패드 절연막상에 소자분리막의 폭으로 패터닝된 감광막 패턴을 형성한다. 그런 다음, 감광막 패턴을 식각마스크로 사용하여 패드 절연막을 패터닝한 후, 감광막 패턴을 제거한다. 그 이후에, 패터닝된 패드 절연막을 식각마스크로 사용하여 반도체 기판을 식각함으로써, 반도체 기판내에 트렌치를 형성한다.
상기와 같이 감광막 패턴을 형성하기 전에 반도체 기판상에 패드 절연막을 형성할 경우, 소자분리막을 형성하는 단계는 다음과 같이 진행될 수 있다.
먼저, 트렌치 내벽에 열산화막을 형성한다. 그런 다음, 열산화막이 형성된 반도체 기판의 전면에 질화막 라이너를 형성한다. 그리고나서, 트렌치 내부를 매립하는 갭필절연막을 반도체 기판의 전면에 형성한다. 그 다음으로, 질화막 라이너를 평탄화 정지막으로 사용하여 갭필절연막이 형성된 반도체 기판의 전면을 평탄화한다. 그 다음, 평탄화 정지막으로 사용된 질화막 라이너와 반도체 기판상에 형성된 패드 절연막을 제거한다.
상기 소자분리막을 형성하는 과정에서 수행되는 갭필절연막 평탄화 단계는, 산화세륨 계열의 연마제를 포함하는 슬러리를 이용하는 화학기계적연마 방법을 사용하여 수행하는 것이 바람직하다. 산화세륨 계열의 연마제이외에 음이온성 계면활성제를 더 포함하는 슬러리를 이용하는 화학기계적연마 방법을 사용하여 갭필절연막 평탄화 단계를 수행하는 것이 보다 바람직하다.
상기와 같이 화학기계적연마 방법을 사용하여 갭필절연막 평탄화 단계를 수행할 경우, 슬러리의 수소 이온지수는 7 정도로 조절하는 것이 바람직하다.
소자분리막이 형성된 반도체 기판을 수소 분위기에서 어닐링하는 단계는 다음과 같은 공정조건으로 수행할 수 있다. 상기 어닐링 단계를 수행할 때, 챔버의 분위기를 수소분위기로 만들어 주기 위하여 수소가스를 사용할 수 있다. 상기 어닐링 단계를 수행하는 온도는 500℃ 내지 950℃사이에서 조절할 수 있다. 상기 어닐링 단계를 수행할 때, 챔버내의 수소가스 압력은 10-4torr 내지 102torr사이에서 조절할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치 소자분리 방법에 대한 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 본 발명이 속한 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수 있다. 그리고, 이하에서 개시되는 실시예에서 기술되는 공정단계 이외에도, 소자의 특성을 향상시키기 위한 다양한 단계들이 추가될 수 있음은 물론이다.
도 1a를 참조하면, 먼저 반도체 기판(100)상에 식각마스크로 사용될 감광막 패턴(110)을 통상적인 방법, 예컨대 사진공정을 수행하여 형성한다. 감광막 패턴(110)은 반도체 기판(100)의 일부 즉, 소자분리 예정 영역을 노출시킨다.
그런 다음, 감광막 패턴(110)을 식각마스크로 사용하여 반도체 기판(100)을 식각함으로써, 반도체 기판(100)내에 상기 반도체 기판(100)의 활성영역을 한정하는 트렌치(T)를 형성한다. 트렌치(T)는 이방성 식각특성이 좋은 건식식각 방법을 사용하여 형성하는 것이 바람직하다. 예컨대, 염소(Cl2)와 브롬화수소(HBr)를 식각가스로 사용하는 건식식각 방법을 사용할 수 있다. 트렌치(T)의 깊이는, 활성영역상에 형성되는 반도체 소자, 예컨대 트랜지스터들을 전기적으로 분리하기에 충분한 깊이로 형성한다. 예컨대, 트렌치(T)는 0.25㎛정도의 깊이로 형성한다.
도 1b를 참조하면, 반도체 기판(100)상에 형성된 감광막 패턴(110)을 제거한다. 감광막 패턴(110)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 제거할 수 있다. 그리고 나서, 반도체 기판(100)의 상부표면 및 트렌치(T)의 내벽에 열산화막(120)을 형성한다. 열산화막(120)은 30Å 내지 500Å사이의 두께로 형성할 수 있다.
열산화막(120)은, 건식식각 방법을 사용하여 트렌치(T)를 형성할 때, 트렌치(T) 내벽에 발생된 결함을 제거한다. 다시 말해, 트렌치(T) 내벽에 노출된 반도체 기판(100)의 표면을 안정된 결합상태(Si와 O2의 결합)로 유지함으로써, 트렌치(T) 표면에서 발생하는 누설전류를 방지한다. 아울러, 열산화막(120)은 트렌치(T) 바닥면의 코너부분을 라운드지게 함으로써, 기계적 스트레스가 트렌치(T) 바닥면의 코너부분으로 집중되는 것을 완화한다. 열산화막(120)중 반도체 기판(100)상에 형성된 열산화막(120)은 패드 산화막으로 기능한다.
열산화막(120)을 형성한 후, 트렌치(T)를 매립하는 갭필절연막(130)을 반도체 기판(100)의 전면에 형성한다. 그런데, 갭필절연막(130)이 매립되는 트렌치(T)의 좌우에는, 종래의 경우처럼 두꺼운 마스크 패턴이 없다. 그 결과, 트렌치(T)의 종횡비가 마스크 패턴에 의하여 실질적으로 증가되지 않기 때문에, 트렌치(T) 내에 보이드가 발생되는 것을 완화할 수 있다. 갭필절연막(130)은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성할 수 있다. 갭필절연막(130)은 실리콘 산화막, 실리콘 산화질화막, PSG(PhosphoSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthylOrthoSilicate)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, 오존-TEOS막, 오존-TEOS를 기본으로 한 USG(Undoped Silicate Glass)막, 고밀도 플라즈마 CVD방법에 의한 실리콘 산화막 또는 고온에서 형성된 USG막일 수 있다.
갭필절연막(130)을 형성한 후, 갭필절연막(130)의 밀도를 강화시키기 위하여 열처리 공정을 선택적(Optional)으로 수행할 수도 있다. 상기 열처리 공정은 700℃ 내지 1200℃ 사이의 온도에서 실시하되, 습식산화, 건식산화 또는 질소(N2) 및 아르곤(Ar)과 같은 불활성 가스 분위기하에서 실시할 수 있다. 그리고, 상기 열처리 공정은 수 분 내지 수 시간동안 실시할 수 있다.
도 1c를 참조하면, 갭필절연막(130)이 형성된 반도체 기판(100)의 전면을 평탄화하여 반도체 기판(100)의 상부표면을 노출시키는 평탄화 단계를 수행한다. 상기 평탄화 단계는 화학기계적연마(Chemical Mechanical Polishing, 이하 'CMP'라 칭함) 방법 또는 에치백 방법을 사용할 수 있다. 상기 평탄화 단계가 종료되면, 반도체 기판(100)내에 소자분리막(130')이 형성되어 활성영역이 정의된다.
상기 평탄화 단계에서는 반도체 기판(100)을 평탄화 스토퍼로 사용하는 것이 바람직하다. 따라서, CMP 방법을 사용하여 반도체 기판(100)의 전면을 평탄화할 경우, 산화세륨 계열의 연마제를 포함하는 슬러리를 사용하는 것이 바람직하다. 특히, 상기 산화세륨 계열의 연마제를 포함하는 슬러리를 사용할 경우, 상기 산화세륨 계열의 연마제 이외에 음이온성 계면활성제를 더 포함한 슬러리를 사용하는 것이 보다 바람직하다. 그리고, 갭필절연막(130) 및 열산화막(120)은 음의 제타 전위(zata potential)를 가지고, 반도체 기판(100)은 양의 제타전위를 가지도록 슬러리의 수소이온 지수(이하, 'pH'라 칭함)를 조절하는 것이 바람직하다. 슬러리의 pH가 상기와 같이 조절되면, 평탄화 단계가 진행되는 도중에 반도체 기판의 상부표면(100)이 노출되면 음이온성의 계면활성제가 반도체 기판(100)의 상부표면에 접착되기 때문에, 산화세륨 계열의 연마제와 반도체 기판(100) 사이의 반응이 억제된다. 다시 말해, 음의 제타 전위를 가지는 갭필절연막(130) 및 열산화막(120)의 표면에는 음이온성의 계면 활성제가 접착되지 않는다. 그 결과, 갭필절연막(130) 및 열산화막(120)이 산화세륨 계열의 연마제에 의해 선택적으로 제거된다.
본 발명자의 실험에 의하면, 슬러리의 pH를 약 7 정도로 유지하면 반도체 기판(100)과 갭필절연막(130) 사이 및 반도체 기판(100)과 열산화막(120) 사이의 CMP 식각선택비가 1:17 정도가 되는 것으로 확인되었다. 따라서, 산화세륨 계열의 슬러리를 사용하면, 반도체 기판(100) 자체가 CMP 스토퍼로 사용될 수 있기 때문에, CMP량이 일정하게 유지되어 균일한 두께의 소자분리막(130')을 얻을 수 있음을 확인하였다. 이에 반하여, 실리카 계열의 CMP슬러리를 사용할 경우에는 반도체 기판(100)과 갭필절연막(130)의 CMP 식각선택비가 작기 때문에 반도체 기판(100)을 CMP 스토퍼로 사용하기 어려운 것을 확인하였다. 즉, CMP 방법을 사용하여 갭필절연막(130)을 평탄화할 경우 실리카 계열의 슬러리를 사용하면, CMP량이 일정하게 유지되지 않기 때문에 최종적으로 형성되는 소자분리막(130')의 깊이가 불균일해지는 문제가 발생된다. 특히, 이러한 CMP량의 불균일은, 트렌치(T)의 측벽에 경사면이 형성된 경우에 소자분리막(130')에 의하여 정의되는 활성영역의 크기를 변동시키는 원인이 된다. 즉, 트렌치(T)의 바닥면으로 갈수록 좁게 형성되는 트렌치(T)의 특성을 고려하면, CMP량이 많은 경우 소자분리영역의 크기는 작아지고, 반대로 활성영역의 크기는 커지게 된다. 이는 활성영역상에 형성되는 트렌지스터의 폭을 일정치 않게 만드는 원인이 된다. 따라서, 트렌지스터의 문턱전압 변동 등의 문제를 야기할 수 있다. 하지만, 본 발명에 따른 제 1 실시예에서와 같이 산화세륨 계열의 슬러리를 사용하는 CMP 방법으로 상기 평탄화 단계를 진행하면, 상기와 같은 문제는 발생하지 않는다.
또한, 실리카 계열의 슬러리는, pH가 바람직한 설정값으로부터 변동될 경우 CMP량이 급격히 떨어지는 것으로 알려져 있다. 그러나, 본 발명자의 실험에 따르면, 산화세륨 계열의 슬러리는 pH 값의 변화에 덜 민감하여 pH 값이 변화되더라도CMP량은 그다지 큰 변화를 보이지 않는 것을 확인하였다.
상술한 바와 같이 본 발명의 제 1 실시예에 따르면, 감광막 패턴(110)을 마스크로 사용하여 트렌치(T)를 형성하기 때문에, 종래의 트렌치 소자분리 방법에 비해 공정을 단순화시킬 수 있다. 또한, 반도체 기판(100)을 CMP 스토퍼로 사용하기 때문에, 별도의 식각정지막을 형성할 필요가 없다. 그리고, 산화세륨 계열의 슬러리를 사용하게 되면, 반도체 기판(100)과 갭필절연막(130) 사이 및 반도체 기판(100)과 열산화막(120) 사이의 식각선택비가 크기 때문에, CMP량이 반도체 기판(100)의 전면에 걸쳐 균일하게 유지되어 균일한 두께의 소자분리막(130')을 얻을 수 있다.
한편, 본 발명의 제 1 실시예에 따른 트렌치 소자분리 방법은 공정을 단순화시킬 수 있는 장점을 가지고 있지만, 소자분리막(130')에 의하여 정의되는 활성영역이 CMP 방법을 사용한 평탄화 단계에서 손상될 수 있다. 왜냐하면, CMP방법을 사용한 평탄화 단계에서 반도체 기판(100)이 CMP 스토퍼로 사용되기 때문이다. 그 결과, 소자분리막(130')에 의하여 정의되는 활성영역상에 손상이 유발될 수 있다. 예를 들어, CMP방법을 사용하여 평탄화 단계를 수행할 경우, 슬러리내에 포함된 연마제에 의하여 스크래치와 같은 물리적 손상 또는 스크래치로는 발견되지 않는 나노 스케일의 극미세 손상이 활성영역상에 유발될 수 있다. 이에 대해서는 도 1c의 Ⅰ부분을 확대한 도 1d를 참조하여 상세하게 설명된다.
도 1c의 Ⅰ부분을 확대한 도 1d를 참조하면, CMP 방법을 사용한 갭필절연막(130) 평탄화 단계에서 소자분리막(130')에 의하여 정의되는 활성영역상에 손상이 발생되어 있다. 예를 들어, CMP 방법을 사용한 평탄화 단계에서 사용하는 슬러리내의 연마제에 의하여 활성영역상에 스크래치(140)가 유발될 수 있다. 물론, 도시하지는 않았지만 스크래치(140)로는 발견되지 않는 나노 스케일의 극미세 손상이 유발되어 있을 수 있다. 따라서, 활성영역상에 유발된 손상을 제거하지 않고 후속단계에서 활성영역상에 게이트 산화막을 형성하면, 게이트 산화막의 신뢰성이 감소하게 된다. 왜냐하면, 활성영역상에 형성된 트랜지스터를 동작시키기 위하여 게이트 전극에 전압을 인가하면 스크래치(140)의 저부에서 전기장이 강화되어 게이트 산화막의 절연특성이 열화되기 때문이다. 따라서, 본 발명은 소자분리막(130')을 형성하고 나서 활성영역상에 형성된 손상을 제거하는 단계를 추가로 수행한다.
도 1c의 Ⅰ부분을 확대 도시한 도 1e를 참조하면, 활성영역상에 형성된 손상을 제거하기 위해 소자분리막(130')이 형성된 반도체 기판(100)을 열처리 장치에 로딩하여 수소 분위기의 어닐링 공정을 수행한다. 상기 수소 분위기의 어닐링 공정은 도 1e에 화살표로 개념적으로 도시하였다. 상기 어닐링 공정을 수행하기 위하여 급속 열처리 공정에 사용되는 장치, 로 타입의 열처리 장치를 사용할 수 있다. 상기 수소 분위기의 어닐링 공정에 의하여 활성영역상에 형성된 손상이 제거되는 메카니즘은 다음과 같다. 수소 분위기의 어닐링 공정이 고온에서 수행되면, 반도체 기판(100)의 상부표면에서 물질의 표면이동이 유발된다. 예를 들어, 반도체 기판(100)이 실리콘 기판인 경우에 수소 분위기의 어닐링 공정이 고온에서 수행되면, 활성영역상의 실리콘 원자가 표면 토폴로지를 감소시키는 방향으로 이동하게된다. 다시 말해, 곡률반경이 작은(r1) 표면상의 실리콘 원자가 표면 에너지를 감소시키기 위하여 곡률반경이 큰(r2) 표면으로 이동하게 된다. 그 결과, 활성영역의 상부표면의 프로파일이 점선에서 실선으로 변화되어, 활성영역상에 유발된 스크래치(140)가 제거된다. 물론, 이 과정에서 스크래치(140)로는 발견되지 않는 나노 스케일의 극미세 손상도 제거됨은 물론이다.
한편, 반도체 기판(100)의 활성영역상에서 물질이 이동하는 속도는 수소 분위기를 조성하는 수소가스의 압력 및 어닐링 공정이 수행되는 온도에 따라서 달라진다. 예를 들어, 수소 분위기를 조성하는 수소가스의 압력을 일정하게 유지시킨 상태에서 어닐링 공정이 수행되는 온도를 증가시키면, 활성영역상에서의 물질이 이동 속도가 빨라진다. 그리고, 어닐링 공정을 수행하는 온도를 일정하게 유지시킨 상태에서 수소 분위기를 조성하는 수소가스의 압력을 증가시키면, 활성영역상에서 물질이 이동하는 속도가 빨라진다.
상기와 같이 수소 분위기의 어닐링 공정을 수행하여 활성영역상에 형성된 손상을 제거하기 위하여 다음과 같은 공정조건으로 상기 어닐링 공정을 제어할 수 있다. 활성영역상의 물질이 원활하게 표면이동할 수 있도록 하기 위해, 어닐링 공정의 온도는 500℃ 내지 950℃ 사이에서 조절하는 것이 바람직하다. 그리고, 상기 어닐링 공정이 수행되는 열처리 장치에 있어서 챔버내의 수소가스의 압력은 10-4torr 내지 102torr 사이에서 조절하는 것이 바람직하다. 또한, 상기 어닐링 공정을 수행하는 시간은 10초 내지 1 시간 사이인 것이 바람직하다. 상기 어닐링 공정은 950℃온도, 380torr의 수소압력 및 60초의 시간동안 수행할 수 있다. 또는, 상기 어닐링 공정은 1100℃의 온도, 80torr의 수소압력 및 60초의 시간동안 수행할 수 있다. 또는, 상기 어닐링 공정은 800℃의 온도, 1mtorr의 수소압력 및 5 분의 시간동안 수행할 수 있다.
상기와 같이 활성영역상에 유발된 손상을 수소 분위기의 어닐링 공정을 통하여 제거하면, 후속단계에서 활성영역상에 형성된 게이트 산화막의 신뢰성을 향상시킬 수 있다.
제 2 실시예
제 2 실시예는 제 1 실시예와 달리 트렌치(T)를 매립하는 갭필절연막(130)을 형성하기 전에, 열산화막(120)상에 얇은 질화막 라이너를 형성한다. 그리고, 갭필절연막(130)을 평탄화하는 과정에서 질화막 라이너를 평탄화 정지막으로 사용한다.
도 2a를 참조하면, 감광막 패턴(미도시)을 형성하는 단계, 상기 감광막 패턴을 식각마스크로 하여 트렌치(T)를 반도체 기판(100)내에 형성하는 단계, 감광막 패턴을 제거하는 단계 및 감광막 패턴이 제거된 반도체 기판(100)의 전면에 열산화막(120)을 형성하는 단계는 제 1 실시예와 동일하게 진행한다.
그런 다음, 열산화막(120)의 표면 토폴로지를 따라 얇은 질화막 라이너(125)를 형성한다. 질화막 라이너(125)는 통상적인 방법, 예컨대 CVD방법, SACVD방법, LPCVD방법 또는 PECVD방법을 사용하여 형성할 수 있다. 질화막 라이너(125)는, 갭필절연막(130)으로 트렌치(T)를 매립하는 후속 단계에서 트렌치(T) 측벽이 산화되는 것을 방지한다. 아울러, 질화막 라이너(125)는, 후속하는 갭필절연막(130)의 평탄화단계에서 평탄화 정지막으로 기능한다.
한편, 질화막 라이너(125) 및 후속단계에서 형성되는 트렌치(T)를 매립하는 갭필절연막(130)은 열팽창계수가 서로 다르기 때문에 질화막 라이너(125)를 너무 두껍게 형성하면, 한계치 이상의 기계적 스트레스를 반도체 기판(100)내에 유발할 수 있다. 또한, 반도체 기판(100)상에 형성되어 평탄화 정지막으로 기능한 질화막 라이너(125)를 후속단계에서 습식식각방법을 사용하여 제거할 경우, 식각시간을 증가시킬 수 있다. 따라서, 질화막 라이너(125)는 40Å 내지 500Å 정도의 두께로 형성하며, 바람직하게는 100Å 정도의 두께로 형성한다.
질화막 라이너(125)를 형성한 다음, 트렌치(T)를 매립하는 갭필절연막(130)을 반도체 기판(100)의 전면에 형성한다. 갭필절연막(130)을 형성하는 방법 및 갭필절연막(130)으로 형성할 수 있는 물질막의 종류는 제 1 실시예와 동일하다. 경우에 따라서, 갭필절연막(130)을 형성한 다음, 제 1 실시예에서와 마찬가지로 갭필절연막(130)의 절연특성을 강화하기 위하여 열처리 공정을 선택적으로 수행할 수 있다. 한편, 제 1 실시예와 마찬가지로 제 2 실시예에서도 갭필절연막(130)으로 트렌치(T)를 매립할 때, 트렌치(T) 내부에 보이드가 발생하는 것을 완화할 수 있다. 왜냐하면, 트렌치(T)의 종횡비가 반도체 기판(100)상에 형성된 질화막 라이너(125)에 의하여 실질적으로 증가하지 않기 때문이다.
도 2b를 참조하면, 질화막 라이너(125)를 평탄화 정지막으로 사용하여 갭필절연막(130)이 형성된 반도체 기판(100)의 전면을 평탄화하는 평탄화 단계를 수행한다. 상기 평탄화단계는 CMP 방법 또는 에치백 방법을 사용하여 수행할 수 있다.상기 제 1 실시예에서와 마찬가지로 상기 평탄화단계를 수행하기 위하여 CMP 방법을 사용할 경우, 산화세륨 계열의 연마제와 음이온성 계면활성제를 포함하는 슬러리를 사용하는 것이 바람직하다. 또한, 상기 슬러리의 pH는 제 1 실시예와 마찬가지로 설정하는 것이 바람직하다. 바람직하게는, 슬러리의 pH는 약 7정도로 설정한다. 그러면, 갭필절연막(130)의 제타 전위는 음의 값을 가지고, 질화막 라이너(125)의 제타 전위는 양의 값을 가지게 된다, 따라서, 평탄화 단계가 진행되다가 질화막 라이너(125)가 노출되면, 음이온성의 계면활성제가 질화막 라이너(125)상에 접착되어 산화세륨 계열의 연마제가 질화막 라이너(125)와 반응하는 것이 억제된다. 반면, 갭필절연막(130) 표면에는 계면 활성제가 접착되지 않기 때문에 산화세륨 계열의 연마제가 갭필절연막(130)과 반응하므로, 갭필절연막(130)이 제거된다. 본 발명자의 실험에 의하면, 슬러리의 pH가 약 7 정도로 유지되면 질화막 라이너(125)와 갭필절연막(130)과의 CMP 식각선택비가 1:48 정도가 되는 것으로 확인되었다. 이는 제 1 실시예에서의 CMP 식각선택비인 1:17에 비교하면 3배 정도이다. 그 결과, 질화막 라이너(125)를 CMP 스토퍼로 사용하게 되면, 반도체 기판(100)을 CMP 스토퍼로 사용하는 제 1 실시예에 비해 CMP에 의한 식각량을 더욱 일정하게 유지할 수 있게 된다.
계속해서, 갭필절연막(130)을 평탄화하여 질화막 라이너(125)를 노출시키고, 평탄화 정지막으로 사용된 질화막 라이너(125)를 제거한다. 질화막 라이너(125)는 습식식각방법, 예컨대 인산을 이용한 습식식각방법 또는 플라즈마를 이용한 건식식각방법을 사용하여 제거할 수 있다. 그런 다음, 질화막 라이너(125)가 제거되어 노출된 열산화막(120)을 습식식각방법, 예컨대 불산용액 또는 BOE(Buffered Oxide Etchant)용액을 사용하여 제거한다. 그 결과, 활성영역을 정의하는 소자분리막(미도시)이 형성된다.
한편, 제 1 실시예에서와 마찬가지로 상기 CMP 방법을 사용한 갭필절연막(130)의 평탄화 단계에서 반도체 기판(100)의 표면에 손상, 예컨대 스크래치(도 1d의 140 참조)가 유발될 수 있다. 왜냐하면, 질화막 라이너(125)를 CMP 스토퍼로 사용한다고 하더라도, 그 두께가 얇기 때문이다. 이와 같이, 반도체 기판(100)상에 손상이 유발될 경우, 발생되는 문제는 제 1 실시예에서 설명한 바 있다. 따라서, 제 1 실시예에서와 마찬가지로 반도체 기판(100)상에 형성된 손상을 치유하는 단계를 추가로 수행하는 것이 바람직하다. 물론, 제 1 실시예에서는 반도체 기판(100)이 CMP 스토퍼로 사용되는데 반하여, 제 2 실시예에서는 반도체 기판(100)상에 형성된 별도의 물질막인 질화막 라이너(125)가 CMP 스토퍼로 사용되기 때문에 반도체 기판(100)상에 형성되는 손상의 정도는 제 1 실시예의 경우보다는 심하지 않을 것이다.
CMP 방법을 사용한 평탄화 단계에서 활성영역상에 유발된 손상을 치유하기 위해 수소 분위기의 어닐링 공정을 수행한다. 상기 어닐링 공정은 제 1 실시예와 동일한 공정조건으로 수행하는 것이 바람직하다. 상기 어닐링 공정에 의하여 활성영역상에 유발된 손상이 제거되는 과정은 도 1e를 참조하여 상세하게 설명한 바 있으므로, 여기에서는 생략한다. 상기와 같이 수소분위기의 어닐링 공정을 통하여 활성영역상에 유발된 손상을 제거하게 되면, 후속단계에서 활성영역상에 형성되는 게이트 산화막의 신뢰성을 향상시킬 수 있다.
제 3 실시예
제 3 실시예는 제 2 실시예와 달리 감광막 패턴(110)을 형성하기 전에 반도체 기판(100)상에 패드 절연막을 형성한다.
도 3a를 참조하면, 먼저 반도체 기판(100)상에 패드 절연막(105)을 형성한다. 패드 절연막(105)은 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 패드 절연막(105)을 실리콘 산화막으로 형성할 경우에는 열산화 방법을 사용하여 형성할 수 있다. 그리고, 패드 절연막(105)을 실리콘 산화질화막으로 형성할 경우에는 CVD방법, LPCVD방법, SACVD방법 또는 PECVD방법을 사용하여 형성할 수 있다. 패드 절연막(105)은 후속단계에서 트렌치(T)를 갭필절연막으로 매립할 때 트렌치(T)의 종횡비를 실질적으로 증가시키지 않는 두께로 형성하는 것이 바람직하다. 패드 절연막(105)은 100Å 내지 1500Å 사이의 두께로 형성할 수 있으며, 바람직하게는 500Å정도의 두께로 형성한다. 패드 절연막(105)을 형성한 다음, 상기 패드 절연막(105)상에 감광막 패턴(110)을 형성한다.
도 3b를 참조하면, 감광막 패턴(110)을 식각마스크로 사용하여 패드 절연막(105)을 패터닝함과 동시에 반도체 기판(100)을 식각함으로써, 반도체 기판(100)내에 트렌치(T)를 형성한다. 그런 다음, 감광막 패턴(110)을 제거한다. 또는, 감광막 패턴(110)을 식각마스크로 사용하여 패드 절연막(105)을 패터닝하여 반도체 기판(100)을 노출시킨다. 그런 다음, 감광막 패턴(110)을 제거한 후, 패터닝된 패드 절연막(105)을 식각마스크로 하여 반도체 기판(100)을 식각함으로써, 반도체 기판(100)내에 트렌치(T)를 형성한다.
상기와 같이 트렌치(T)를 형성한 후, 트렌치(T)의 내벽에 열산화막(120)을 형성한다. 열산화막(120)의 형성방법, 두께 및 기능은 도 1b를 참조하여 제 1 실시예를 설명하면서 개시한 바 있다. 그 다음으로, 열산화막(120)이 형성된 반도체 기판(100)의 전면에 질화막 라이너(125)를 형성한다. 질화막 라이너(125)의 형성방법, 두께 및 기능은 도 2a를 참조하여 제 2 실시예를 설명하면서 상세하게 개시한 바 있다. 질화막 라이너(125)를 형성한 후, 트렌치(T)를 매립하는 갭필절연막(130)을 반도체 기판(100)의 전면에 형성한다. 그런 다음, 질화막 라이너(125)를 평탄화 정지막으로 사용하여 갭필절연막(130)이 형성된 반도체 기판(100)의 전면을 평탄화한다. 질화막 라이너(125)를 평탄화 정지막으로 사용하여 갭필절연막(130)을 평탄화하는 단계는 도 2b를 참조하여 제 2 실시예를 설명하면서 상세하게 개시한 바 있다.
경우에 따라서, 갭필절연막(130)을 평탄화하기 전에 갭필절연막(130)의 절연특성을 강화하기 위하여 열처리 공정을 선택적으로 수행할 수 있다. 상기 열처리 공정에 대해서는 도 1b를 참조하여 제 1 실시예를 설명하면서 상세하게 개시한 바 있다.
도 3c를 참조하면, 반도체 기판(100)상에 형성된 패드 절연막(105) 및 질화막 라이너(125)를 제거하여 소자분리막(130')을 형성한다. 패드 절연막(105)은 불산용액 또는 BOE용액을 사용하여 제거할 수 있고, 질화막 라이너(125)는 인산용액을 사용하여 제거할 수 있다.
한편, 소자분리막(130')에 의하여 정의되는 활성영역상에는, 제 2 실시예에서와 마찬가지로 갭필절연막(130)의 평탄화 단계에서 유발된 손상이 존재할 수 있다. 따라서, 활성영역상에 형성된 손상을 제거하기 위하여 수소 분위기의 어닐링 공정을 수행한다. 상기 어닐링 공정은 도 3c에 화살표로 개략적으로 도시한다. 수소 분위기의 어닐링 공정은 도 1e를 참조하여 제 1 실시예를 설명하면서 상세하게 개시한 바 있다. 상기와 같이 수소 분위기에서 어닐링 공정을 수행하여 활성영역상에 형성된 손상을 제거하면, 후속단계에서 형성되는 게이트 산화막의 절연파괴 특성을 향상시킬 수 있다.
이하에서는 본 발명에 따른 트렌치 소자분리 방법에 의하여 소자분리막을 형성할 경우에, 활성영역상에 형성되는 게이트 산화막의 절연파괴 특성을 향상시킬 수 있다는 것을 실험예를 통하여 설명하기로 한다. 실험을 위하여 다음과 같이 샘플 1과 샘플 2를 준비하고 비교실험을 하였다.
샘플 1
먼저, 실리콘 기판상에 본 발명의 제 2 실시예에 따른 트렌치 소자분리 방법에 의하여 소자분리막을 형성하였다. 소자분리막을 형성하는 과정에서 수행되는 수소 분위기의 어닐링 공정은 800℃의 온도, 1 mtorr의 수소 압력 및 5 분의 시간동안 수행하였다. 그런 다음, 반도체 기판상에 DRAM 셀 타입 패턴으로 32,000 어레이의 게이트 전극을 형성하였다. 게이트 전극을 형성하기 위해, 먼저 소자분리막에 의하여 정의되는 활성영역상에 게이트 산화막을 75Å의 두께로 형성한 후, 게이트 산화막상에 게이트 전극을 형성하였다. 게이트 전극은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 2 중막 구조로 형성하였으며, 폴리실리콘막과 텅스텐 실리사이드막은 각각 1000Å 및 1500Å의 두께로 형성하였다. 그런 다음, 반도체 기판(100)의 전면에 절연막을 형성한 후, 절연막을 패터닝하여 게이트 전극 및 실리콘 기판을 노출시키는 콘택홀을 형성하였다. 그런 다음, 상기 콘택홀내에 콘택 플러그를 형성하고, 콘택 플러그상에는 콘택 패드를 형성하였다.
샘플 2
샘플 2는 비교실험을 하기 위하여 샘플 1과 동일한 조건으로 형성하되, 수소 분위기의 어닐링 공정은 수행하지 않았다. 즉, 활성영역상에 유발된 손상을 제거하지 않은 상태에서, 활성영역상에 게이트 산화막을 형성하고 게이트 전극을 형성하였다.
상기와 같이 샘플 1 및 샘플 2를 준비하고, 샘플 1 및 샘플 2에서 각각 40개의 셀을 선택하였다. 그리고, 선택된 셀 각각에 대하여 제덱 스탠다드(JEDEC standard)방법에 의하여 게이트 산화막의 절연파괴 특성을 측정하고, 그 결과를 도 4에 나타내었다. 샘플 1에 대한 절연파괴 특성분포는 곡선 S1으로 도시하고, 샘플 2에 대한 절연파괴 특성분포는 곡선 S2로 도시하였다. 가로축은 게이트 산화막이 절연파괴되기까지, 게이트 산화막의 단위면적을 통과한 전하의 양을 나타낸다. 그리고, 세로축은 게이트 산화막의 단위면적을 통하여 특정 전하량을 통과시켰을 때, 절연파괴가 일어나는 셀들의 비율을 나타낸다. 예를 들어, 샘플 2의 경우 게이트 산화막의 단위면적을 통하여 10-2쿨롱의 전하량을 통과시키면, 선택된 셀들 중에서 약 33% 정도가 절연파괴된다.
도 4를 참조하면, 곡선 S1은 곡선 S2에 비하여 안정적인 분포를 보이고 있다. 즉, 샘플 1에서 선택된 셀들의 게이트 산화막은 약 80% 정도가 약 5 C/㎠ 에서 절연파괴 된다. 그런데, 샘플 2에서 선택된 셀들의 게이트 산화막은 약 10-3C/㎠ 내지 약 1 C/㎠사이에서 절연파괴가 일어난다. 따라서, 본 발명에 따른 트렌치 소자분리 방법을 사용하여 소자분리막을 형성하면, 게이트 산화막의 신뢰성을 향상시킬 수 있음을 알 수 있다.
상기에서는 실시예들을 참조로 하여 본 발명을 설명하였으나, 이는 예시적인 것에 불과하다. 따라서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 개시된 실시예들로부터 다양한 변형 실시예 또는 균등한 다른 실시예를 안출할 수 있다는 것은 물론이다.
본 발명에 따른 트렌치 소자분리 방법은 활성영역상에 형성되는 게이트 산화막의 신뢰성을 향상시킬 수 있다. 또한, 종래의 트렌치 소자분리 방법에 비하여 공정이 간단하기 때문에 경제적이며, 트렌치를 갭필절연막으로 매립하는 단계에서 트렌치내에 보이드가 발생되는 것을 완화할 수 있다.
Claims (13)
- 반도체 기판상에 소자분리 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써 상기 반도체 기판내에 상기 반도체 기판의 활성영역을 한정하는 트렌치를 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 트렌치내에 소자분리막을 형성하는 단계; 및상기 활성영역상에 형성된 데미지를 제거하기 위하여 상기 소자분리막이 형성된 반도체 기판을 수소 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 삭제
- 제 1 항에 있어서, 상기 감광막 패턴을 형성하기 전에, 상기 반도체 기판상에 패드 절연막을 형성하는 단계를 더 포함하고, 상기 트렌치를 형성하는 단계 동안 상기 패드 절연막도 식각되는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 3 항에 있어서, 상기 소자분리막을 형성하는 단계는,상기 트렌치 내벽에 열산화막을 형성하는 단계;상기 열산화막상에 질화막 라이너를 형성하는 단계;상기 질화막 라이너가 형성된 트렌치를 매립하는 갭필절연막을 반도체 기판의 전면에 형성하는 단계;상기 질화막 라이너를 평탄화 정지막으로 사용하여 갭필절연막이 형성된 반도체 기판의 전면을 평탄화하는 단계;상기 평탄화 단계에 의하여 노출된 질화막 라이너를 제거하는 단계; 및상기 패드 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서, 상기 소자분리막을 형성하는 단계는,상기 트렌치를 매립하는 갭필절연막을 반도체 기판의 전면에 형성하는 단계; 및상기 반도체 기판을 평탄화 스토퍼로 사용하여 갭필절연막이 형성된 반도체 기판의 전면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서, 상기 소자분리막을 형성하는 단계는,상기 트렌치가 형성된 반도체 기판의 전면에 열산화막을 형성하는 단계;상기 열산화막상에 질화막 라이너를 형성하는 단계;상기 트렌치 내부를 채우는 갭필절연막을 상기 반도체 기판의 전면에 형성하는 단계;상기 질화막 라이너를 평탄화 정지막으로 사용하여 상기 갭필절연막이 형성된 반도체 기판의 전면을 평탄화하는 단계;상기 평탄화 정지막으로 기능한 질화막 라이너를 제거하는 단계; 및상기 질화막 라이너가 제거되어 노출된 열산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 4 항 내지 제 6 항의 어느 한 항에 있어서, 상기 갭필절연막이 형성된 반도체 기판의 전면을 평탄화하는 단계는,산화세륨 계열의 연마제가 포함된 슬러리를 이용하는 화학기계적 연마방법을 사용하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 7 항에 있어서, 상기 슬러리의 수소 이온지수는 7 정도인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 4 항 내지 제 6 항의 어느 한 항에 있어서, 상기 갭필절연막이 형성된 반도체 기판의 전면을 평탄화하는 단계는,산화세륨 계열의 연마제 및 음이온성 계면활성제를 포함하는 슬러리를 이용하는 화학기계적 연마방법을 사용하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 9 항에 있어서, 상기 슬러리의 수소 이온지수는 7 정도인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서, 상기 어닐링하는 단계는,수소 분위기를 조성하기 위하여 수소가스를 사용하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서, 상기 어닐링하는 단계는,500℃ 내지 950℃ 사이의 온도에서 수행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서, 상기 어닐링하는 단계는,챔버내의 수소가스 압력이 10-4torr 내지 102torr 사이인 것을 특징으로 하는 트렌치 소자분리 방법.
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