JP4052790B2 - ディボット発生を防止し工程が簡単な素子分離膜の製造法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子およびその製造法に係り、詳細には改善された構造の素子分離膜を持つ半導体素子および素子分離膜の製造法に関する。
【０００２】
【従来の技術】
トレンチ素子分離方法は、狭い素子分離距離を確保することができ、素子分離膜が形成された半導体基板の表面トポロジーを減少させることができるために、半導体集積回路素子の製造に広く利用されている。特に、トレンチ素子分離方法は、選択的酸化による素子分離方法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：以下、「ＬＯＣＯＳ」と称する）にて問題になるパンチスルー現象および素子分離膜の厚さ縮みのような問題を誘発しないという長所を持っている。しかし、トレンチ素子分離方法はＬＯＣＯＳ方法に比べ製造工程が複雑であるという短所も持っている。
【０００３】
このトレンチ素子分離方法は、半導体基板の所定部分にトレンチを形成する段階と、トレンチをギャップ充填絶縁膜で充填する段階とで進行することが一般的である。
【０００４】
ところで、前記トレンチは、乾式蝕刻法（たとえば、反応性イオン蝕刻法）を用いて形成されるために、トレンチの内壁に損傷が生じる。このため、熱酸化膜をトレンチ内壁に形成してトレンチの内壁を安定化させている。それだけでなく、トレンチ内壁がこれ以上酸化されることを防止するために、酸素に対する拡散遮断能力に優れた窒化膜ライナを熱酸化膜上に追加で形成した後、トレンチ内部をギャップ充填絶縁膜で充填している。この窒化膜ライナを形成する場合、トレンチ形成過程にて蝕刻マスクとして使われたパッド窒化膜を除去する時に、窒化膜ライナが素子分離膜内にリセスされ後続工程にて問題を引き起こす。
【０００５】
図１Ａを参照すれば、従来のトレンチ素子分離方法は、まず、半導体基板１００上にパッド酸化膜１０２とパッド窒化膜１０４とが積層されたマスクパターンＭを形成する。その後、マスクパターンＭを蝕刻マスクとして使用して半導体基板１００を所定の深さに蝕刻することにより、トレンチＴを形成する。そうした後、トレンチＴを形成する過程にてトレンチＴの内壁に形成された損傷を回復するために、トレンチＴの内壁に熱酸化膜１０６を形成する。それから、酸素の拡散によりトレンチＴの内壁が酸化されることを防止するために熱酸化膜１０６上に窒化膜ライナ１０８を形成する。次いで、ギャップ充填絶縁膜１１０を半導体基板１００の全面に形成した後、マスクパターンＭ上に形成された窒化膜ライナ１０８と実質的に同じレベルにギャップ充填絶縁膜１１０を平坦化する。
【０００６】
図１Ｂを参照すれば、燐酸をエッチャントとして使用する湿式蝕刻工程を行い、パッド窒化膜１０４とトレンチＴの外部に形成された窒化膜ライナ１０８を除去する。
【０００７】
ところで、パッド窒化膜１０４を完全に除去するために過度蝕刻を実施する過程にて、トレンチＴの内部に形成された窒化膜ライナ１０８も共に蝕刻される。その結果、トレンチＴの内部にはディボット（ｄｉｖｏｔ）１１２が形成され、窒化膜ライナ１０８が半導体基板１００の上部表面からリセスＤされる。窒化膜ライナ１０８がパッド窒化膜１０４を蝕刻する過程にてリセスＤされれば、後続段階にて問題が生じる。
【０００８】
図１Ｃを参照すれば、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下「ＣＭＰ」と称する）法を用い、ギャップ充填絶縁膜１１０の上部表面を半導体基板１００の上部表面と実質的に同じレベルに平坦化させる。その結果、トレンチＴの内部に素子分離膜１１０’が形成される。その後、パッド酸化膜１０２をフッ酸溶液を用いて除去する。
【０００９】
ところで、パッド酸化膜１０２が除去される過程にてディボット１１２により露出された素子分離膜１１０’の側壁も共に蝕刻されディボット１１２が拡張される。トレンチＴ内部でのディボット１１２の発生は、後続するゲート電極形成段階にて問題を招く。すなわち、ゲート電極を形成するために、まず半導体基板１００上に熱酸化膜１１４を形成する。それから、ポリシリコン膜１１６を半導体基板１００の全面に形成する。この時、トレンチＴの内部に形成されたディボット１１２にもポリシリコン膜１１６が充填され、隣接するゲート電極間にブリッジを招く。それだけでなく、半導体素子の動作特性、たとえばスレショルド電圧にも影響を及ぼすようになる。
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、工程が単純で素子分離膜内にディボットが生じることを防止できる素子分離膜製造法を提供することである。
【００１４】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る素子分離膜製造法は、まず半導体基板内にトレンチを形成する。そうした後、トレンチが形成された半導体基板の全面に熱酸化膜を形成する。その後、熱酸化膜上に厚さ４０Åないし５００Åの窒化膜ライナを形成する。それから、トレンチをギャップ充填絶縁膜で埋込みつつ、前記トレンチの上部コーナーに形成された窒化膜ライナを除去する。そうした後、前記窒化膜ライナを平坦化停止膜として使用して半導体基板の全面を平坦化した後、平坦化阻止膜として機能した窒化膜ライナを除去する。
また、本発明においては、前記窒化膜ライナを形成する段階は、厚さ４０Åないし３００Åの窒化膜ライナを形成することを特徴とする。
【００１５】
前記トレンチは次のような段階を進行して形成されうる。まず、半導体基板上に素子分離領域の幅にパターニングされた感光膜パターンを形成する。そうした後、前記感光膜パターンを蝕刻マスクとして半導体基板を所定の深さに蝕刻することにより、半導体基板内にトレンチを形成する。それから、前記感光膜パターンを除去する。
【００１６】
前記トレンチを埋込むギャップ充填絶縁膜を形成しつつトレンチ上部コーナー部分に形成された窒化膜ライナを除去する段階は、トレンチ上部コーナー部分に形成された窒化膜ライナを分離させるか、薄くする段階であることが望ましい。
【００１７】
前記トレンチ上部コーナー部分に形成された窒化膜ライナを除去しつつギャップ充填絶縁膜にトレンチを埋込むために、物質膜を蒸着させられるだけでなく蒸着される物質膜を蝕刻もできる方法を用い、ギャップ充填絶縁膜を形成することが望ましい。たとえば、高密度プラズマＣＶＤ工程を行い、ギャップ充填絶縁膜を形成できる。
【００１８】
場合により、ギャップ充填絶縁膜を形成しつつトレンチ上部コーナーの窒化膜ライナを除去するために蝕刻装置と蒸着装置を行き来してギャップ充填絶縁膜を形成することもできる。
【００１９】
場合により、ギャップ充填絶縁膜を形成しつつトレンチ上部コーナーの窒化膜ライナを除去するために蝕刻工程と蒸着工程をインサイチュに行える装置を用い、ギャップ充填絶縁膜を形成することもできる。
【００２０】
本発明による素子分離膜製造法は、平坦化した窒化膜ライナを除去した後で次のような段階をさらに含むことができる。
【００２１】
まず、平坦化阻止膜として機能した窒化膜ライナが除去され露出された熱酸化膜を除去する。そうした後、熱酸化膜が除去され露出された半導体基板上に犠牲酸化膜を形成する。それから、犠牲酸化膜が形成された半導体基板の全面にイオンを注入した後、犠牲酸化膜を除去する。
【００２２】
窒化膜ライナを平坦化阻止膜として使用してギャップ充填絶縁膜を平坦化する段階は、酸化セリウム系の研磨剤および／または強陰イオン性界面活性剤を含むスラリーを使用するＣＭＰ工程を行い、ギャップ充填絶縁膜を平坦化する段階であることが望ましい。
【００２３】
前記スラリーの水素イオン指数（ｐＨ）は７程度であることが望ましい。
【００２４】
【発明の実施の形態】
以下では貼付した図面を参考にして本発明によるＹ字形の素子分離膜を持つ半導体素子、およびディボット発生を防止し工程が簡単な前記素子分離膜の製造法についての望ましい実施の形態を詳細に説明する。しかし、本発明の実施の形態はいろいろな他の形に変形できて、本発明の範囲が次に詳述する実施の形態に限定されるものと解釈されてはならない。本発明の実施の形態は本発明が属する技術分野で平均的な知識を持った者に本発明をより完全に説明するために提供される。図面上で層や領域などの厚さは説明の明確性のために誇張されたものである。図面上で同じ符号は同じ要素を指す。さらに、ある層が他の層あるいは基板の上部にあると記載した場合、前記ある層が前記他の層または基板の上部に直接存在することもあり、その間に第３の層が介在することもある。そして、以下に開示される実施の形態にて記述される工程段階以外にも、素子の特性を向上させるための多様な段階が追加されうることはもちろんである。
【００２５】
図２を参照すれば、本発明による半導体素子は、Ｙ字形の素子分離膜１１７を半導体基板１００内に含む。さらに、前記素子分離膜１１７の左右側には第１傾斜部Ｓ1および第２傾斜部Ｓ2が形成されており、半導体基板１００と素子分離膜１１７との間には熱酸化膜１１８と窒化膜ライナ１１９とが形成されている。
【００２６】
前記第１傾斜部Ｓ1は熱酸化膜１１８および窒化膜ライナ１１９の上部面と素子分離膜１１７との界面であり、前記第２傾斜部Ｓ2は素子分離膜１１７と窒化膜ライナ１１９側壁との界面である。前記熱酸化膜１１８はシリコン酸化膜であり、前記窒化膜ライナ１１９はシリコン窒化膜またはシリコン酸化窒化膜でありうる。前記第１傾斜部Ｓ1と第２傾斜部Ｓ2とのなす角θは９０゜より大きく１８０゜より小さいことが望ましい。
【００２７】
以下では図３ないし図１５を参照して、本発明による素子分離膜製造法の第１および第２の実施の形態を詳細に説明する。
【００２８】
＜第１の実施の形態＞
図３を参照すれば、まず、半導体基板１００上に蝕刻マスクとして使われる感光膜パターン１２０を通常の方法、たとえばフォトリソグラフィ工程を行いて形成する。感光膜パターン１２０は半導体基板１００の一部、すなわち素子分離領域が形成されるところを露出させる。
【００２９】
そうした後、感光膜パターン１２０を蝕刻マスクとして使用して半導体基板１００を蝕刻することにより、半導体基板１００内にトレンチＴを形成する。トレンチＴは異方性蝕刻特性のよい乾式蝕刻法を用い形成することが望ましい。たとえば、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）を蝕刻ガスに使用する乾式蝕刻法を使用できる。トレンチＴの深さは、活性領域上に形成される半導体素子、たとえばトランジスタを電気的に分離するのに充分な深さに形成する。たとえば、トレンチＴは０．２５μｍ程度の深さに形成する。
【００３０】
図４を参照すれば、半導体基板１００上に形成された感光膜パターン１２０を除去する。感光膜パターン１２０は通常の方法、たとえば酸素プラズマを用い除去できる。それから、半導体基板１００の上部表面およびトレンチＴの内壁に熱酸化膜１２２を形成する。熱酸化膜１２２は３０Åないし５００Åの間の厚さに形成できる。
【００３１】
熱酸化膜１２２は、トレンチＴを形成するための乾式蝕刻工程にてトレンチＴの内壁に生じた欠陥を除去する。言い換えれば、トレンチＴの内壁に露出された半導体基板１００の表面を安定した結合状態（ＳｉとＯ2との結合）に維持することにより、トレンチＴの表面を通した漏洩電流を防止する。かつ、熱酸化膜１２２はトレンチＴ底面のコーナー部分をラウンドすることにより、機械的ストレスがトレンチＴ底面のコーナー部分に集中することを緩和する。一方、半導体基板１００上に形成された熱酸化膜１２２はパッド酸化膜として機能する。
【００３２】
熱酸化膜１２２を形成した後、熱酸化膜１２２上に薄い窒化膜ライナ１２４を形成する。窒化膜ライナ１２４は通常の方法、たとえばＣＶＤ（ＣｈｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成できる。トレンチＴの内部に形成された窒化膜ライナ１２４は、ギャップ充填絶縁膜でトレンチＴを埋込む後続段階にてトレンチＴの側壁が酸化されることを防止する。そして、トレンチＴの外部に形成された窒化膜ライナ１２４は後続するギャップ充填絶縁膜の平坦化段階にて平坦化阻止膜として機能する。
【００３３】
一方、窒化膜ライナ１２４および後続段階にてトレンチＴを充填するギャップ充填絶縁膜は熱膨張係数が互いに違うために、窒化膜ライナ１２４をあまり厚く形成すれば、限界値以上の機械的ストレスを半導体基板１００内に誘発することもある。さらに、後続段階にて平坦化阻止膜として機能した窒化膜ライナ１２４を除去する時、所要工程時間を延ばす。その結果、平坦化阻止膜として機能した窒化膜ライナ１２４の除去が均一になされないこともある。従って、窒化膜ライナ１２４は４０Åないし５００Å程度の厚さに形成することが望ましい。
【００３４】
図５を参照すれば、トレンチＴの上部コーナーにて窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂに分離（Ｉ参照）しつつ、ギャップ充填絶縁膜１２６にトレンチＴを埋込む。ギャップ充填絶縁膜１２６は通常の方法、たとえばＣＶＤ法、ＳＡＣＶＤ法、ＬＰＣＶＤ法またはＰＥＣＶＤ法を用い形成できる。ギャップ充填絶縁膜１２６はシリコン酸化膜、シリコン酸化窒化膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、オゾン−ＴＥＯＳ膜またはＵＳＧ（Ｕｎｄｏｐｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などが好ましく使用できる。
【００３５】
窒化膜ライナ１２４をトレンチＴの上部コーナー部分にて分離（Ｉ）するために、蒸着工程と蝕刻工程とを同時に行える装置を用い、ギャップ充填絶縁膜１２６を形成できる。あるいは、蒸着工程と蝕刻工程をインサイチュで行える装置を用い、ギャップ充填絶縁膜１２６を形成することもできる。あるいは、蒸着装置と蝕刻装置を行き来してギャップ充填絶縁膜１２６を形成することもできる。
【００３６】
まず、窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂに分離（Ｉ）するために、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ工程を行い、ギャップ充填絶縁膜１２６を形成する方法について説明する。
【００３７】
ＨＤＰ ＣＶＤ工程は、化学気相蒸着法とスパッタリング方式による蝕刻法が結びついた技術であり、物質膜を蒸着するための蒸着ガスだけチャンバ内に供給されるのではなく、蒸着される物質膜をスパッタリング方式で蝕刻できるスパッタリングガスもチャンバ内に供給される。たとえば、シリコン酸化膜にトレンチを埋込む時には、シランガス（ＳｉＨ4）と酸素ガス（Ｏ2）が蒸着ガスとしてチャンバ内に供給され、不活性ガス（たとえば、Ａｒガス）がスパッタリングガスとしてチャンバ内に供給される。供給された蒸着ガスとスパッタリングガスとの一部は高周波電力によりチャンバ内に誘発されたプラズマによりイオン化される。
【００３８】
一方、半導体基板がローディングされたチャンバ内のウェーハチャック（たとえば、静電チャック）にはバイアスされた高周波電力が印加されるために、イオン化された蒸着ガスおよびスパッタリングガスは半導体基板の表面に加速される。加速された蒸着ガスイオンはシリコン酸化膜を形成し、加速されたスパッタリングガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。
【００３９】
前記のようなＨＤＰ ＣＶＤ工程のメカニズムが本発明による素子分離膜製造法に適用され窒化膜ライナ１２４が分離される過程は、図６を参照とした本発明の実施の形態に関する説明からより明確になる。
【００４０】
図６を参照すれば、ＨＤＰ ＣＶＤ工程によるギャップ充填絶縁膜１２６の蒸着が始まると、チャンバ内のプラズマ内でイオン化された蒸着ガスにより窒化膜ライナ１２４上にギャップ充填絶縁膜１２６の形成が始まる。
【００４１】
前述したように前記ギャップ充填絶縁膜１２６は蒸着と同時にスパッタリングされる。この時、ギャップ充填絶縁膜１２６が蒸着される速度はギャップ充填絶縁膜１２６がスパッタリングされる速度よりは速い。ところで、ギャップ充填絶縁膜１２６がスパッタリングガスイオン（たとえば、Ａｒ+イオン）により蝕刻される速度は、トレンチＴの入口コーナー部分（矢印Ｂ参照）が他の部分（矢印Ａ参照）より３倍ないし４倍ほど速い。従って、ギャップ充填絶縁膜１２６形成の初期段階では、トレンチＴの内部に蒸着されるギャップ充填絶縁膜１２６のプロフィルがＶ字形を持つようになる。その結果、ＨＤＰ ＣＶＤ工程の工程条件を適切に調節すれれば、ＨＤＰ ＣＶＤ工程の初期段階にてトレンチＴの上部コーナー部分で窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）することができる。
【００４２】
それだけでなく、ＨＤＰ ＣＶＤ工程を行いて、トレンチＴをギャップ充填絶縁膜１２６で埋込むことで、トレンチＴの内部にボイドが形成されることを防止できる。なぜなら、トレンチＴの上部コーナー部分にてギャップ充填絶縁膜１２６が最も速くスパッタリングされるためにトレンチＴの入口にてオーバーハングが生じないためである。
【００４３】
一方、ＨＤＰ ＣＶＤ工程は下記式（１）により限定されるＤ／Ｓ比により制御できる。
【００４４】
Ｄ／Ｓ比＝ギャップ充填絶縁膜１２６が蒸着される速度÷蒸着されたギャップ充填絶縁膜１２６がスパッタリングされる速度 …（１）
ところで、本発明者はＤ／Ｓ比が約３より小さくなれば、縦横比が３以上のトレンチＴをボイドなくギャップ充填絶縁膜１２６に充填することができるということと、蒸着されるギャップ充填絶縁膜１２６以外の他の周辺物質膜をクリッピングできるということを確認した。
【００４５】
このような事実を利用してＤ／Ｓ比を適切に調節しつつＨＤＰ ＣＶＤ工程を行えば、ＨＤＰ ＣＶＤ工程の初期段階にてトレンチＴの上部コーナーに形成された窒化膜ライナ１２４をクリッピングして分離（Ｉ）することができる。従って、ＨＤＰ ＣＶＤ工程の初期段階にて窒化膜ライナ１２４を分離させるためにＤ／Ｓ比は２ないし５の間に調節することが望ましい。
【００４６】
一方、Ｄ／Ｓ比を調節するためには、プラズマを生じるためのソースパワー、半導体基板がローディングされるウェーハチャックに印加するバイアス高周波電力、供給される蒸着ガスの流量、およびスパッタリングガスの流量を調節せねばならない。従って、Ｄ／Ｓ比を前記のような範囲内に調節するために次の通りＨＤＰ ＣＶＤ工程の工程条件を調節することが望ましい。
【００４７】
ＨＤＰ ＣＶＤ工程が行われる装置にてプラズマを生じるソースパワーは３０００Ｗないし５０００Ｗの間、ウェーハチャックに印加されるバイアスパワーは８００Ｗないし１０００Ｗの間、シリコンソースガス（たとえば、ＳｉＨ4）の流量は３０ｓｃｃｍないし１５０ｓｃｃｍの間、酸素ソースガス（たとえば、Ｏ2）の流量は６０ｓｃｃｍないし２００ｓｃｃｍの間、スパッタリングガス（たとえば、Ａｒ）の流量は２０ｓｃｃｍないし４００ｓｃｃｍの間に調節することが望ましい。
【００４８】
Ｄ／Ｓ比を前記のような条件に調節しつつＨＤＰ ＣＶＤ工程をトレンチＴが完全に埋込まれる時点まで行えば、図５に示したような結果物が得られる。
【００４９】
次いで、トレンチＴを充填するギャップ充填絶縁膜１２６を蒸着装置と蝕刻装置を行き来しつつ形成する場合、トレンチＴの上部コーナー部分にて窒化膜ライナ１２４を分離させる過程について説明する。
【００５０】
図７を参照すれば、蒸着装置にてギャップ充填絶縁膜１２６を窒化膜ライナ１２４上に所定の厚さに形成する。たとえば、ギャップ充填絶縁膜１２６は２００Åないし５００Åの間の厚さに形成できる。前記蒸着装置としてはＣＶＤ装置、ＰＥＣＶＤ装置、ＬＰＣＶＤ装置またはＳＡＣＶＤ装置を使用できる。
【００５１】
図８を参照すれば、蝕刻装置にてギャップ充填絶縁膜１２６を蝕刻してトレンチＴの上部コーナー部分で窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）する。蝕刻装置としてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、ＭＥＲＩＥ（Ｍａｇｎｅｔｉｃ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、イオンミリング装置またはＴＰＰＥ（Ｈｉｇｈ Ｐｒｅｓｓｕｒｅ Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ）装置を使用できる。
【００５２】
前述したように、ギャップ充填絶縁膜１２６はトレンチＴの上部コーナー部分にて最も速く蝕刻される。その結果、トレンチＴの上部コーナー部分にて窒化膜ライナ１２４は第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）される。窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）した後、再び半導体基板１００を蒸着装置にローディングしてギャップ充填絶縁膜１２６を続けて蒸着する。そうすると、図５に示したような結果物を得ることができる。
【００５３】
一方、前記では蒸着−蝕刻−蒸着の順序でギャップ充填絶縁膜１２６を形成する場合について説明した。しかし、蒸着装置と蝕刻装置とを行き来してギャップ充填絶縁膜１２６を形成する方法はこれに限定されるものではない。場合により、蒸着−蝕刻−蒸着−蝕刻−蒸着の順序でギャップ充填絶縁膜１２６を形成することもできる。このような場合、窒化膜ライナ１２４の分離（Ｉ）は最初の蝕刻段階にて生じることもあり、２番目の蝕刻段階にて生じることもある。蒸着装置と蝕刻装置とを行き来してギャップ充填絶縁膜１２６を形成する場合にも、トレンチＴの内部にボイドが形成されることを防止できる。その理由についてはＨＤＰ ＣＶＤ工程を行いギャップ充填絶縁膜１２６を形成する方法を開示しつつ説明した。
【００５４】
一方、ギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にて窒化膜ライナ１２４を分離するために、蒸着工程と蝕刻工程とをインサイチュに実施できる装置を使用することもできる。これに関する説明は、図７ないし図８を参照して説明した蒸着装置と蝕刻装置とを行き来しつつギャップ充填絶縁膜１２６を形成する場合と類似しているので省略する。すなわち、蒸着−蝕刻装置を用いギャップ充填絶縁膜１２６を形成する場合には、一つの装置にて蒸着工程と蝕刻工程とを交互に行うことにより、ギャップ充填絶縁膜１２６を形成できる。
【００５５】
図９を参照すれば、窒化膜ライナ１２４を分離した後、ギャップ充填絶縁膜１２６を第２窒化膜ライナ１２４ｂの上部表面と実質的に同じレベルに平坦化する。その結果、素子分離膜１２６’が形成される。たとえば、ギャップ充填絶縁膜１２６はＣＭＰ法またはエッチバック方法を用い平坦化できる。前記平坦化工程では第２窒化膜ライナ１２４ｂを平坦化阻止膜として使用する。たとえば、ＣＭＰ法を用いギャップ充填絶縁膜１２６を平坦化する場合、第２窒化膜ライナ１２４ｂはＣＭＰストッパとして機能する。従って、ＣＭＰ法により用いられるスラリーは第２窒化膜ライナ１２４ｂよりギャップ充填絶縁膜１２６をより速く蝕刻できることを選択することが望ましい。
【００５６】
たとえば、シリカ系列の研磨剤または酸化セリウム系の研磨剤を含むスラリーを使用できる。特に、酸化セリウム系の研磨剤を含むスラリーを使用する場合、前記酸化セリウム系の研磨剤以外に強陰イオン性の界面活性剤を一層含んだスラリーを使用することが望ましい。
【００５７】
そして、前記スラリーのｐＨは、ギャップ充填絶縁膜１２６および第２窒化膜ライナ１２４ｂが各々陰および陽のゼータポテンシャル（ｚｅｔａ ｐｏｔｅｎｔｉａｌ）値を持つように設定することが望ましい。スラリーのｐＨが上記の通りに設定されれば、陽のゼータ電位を持つ第２窒化膜ライナ１２４ｂにだけ陰イオン性の界面活性剤が接着されるために、酸化セリウム系の研磨剤と第２窒化膜ライナ１２４ｂとの反応が抑制される。言い換えれば、陰のゼータ電位を持つギャップ充填絶縁膜１２６の表面には界面活性剤が接着しないので、ギャップ充填絶縁膜１２６だけが酸化セリウム系の研磨剤により除去される。
【００５８】
本発明者の実験によれば、スラリーのｐＨを約７程度に維持すれば、第２窒化膜ライナ１２４ｂとギャップ充填絶縁膜１２６とのＣＭＰ蝕刻選択比は１：４８ほどになると確認された。従って、ＣＭＰ法を使用する平坦化工程にて酸化セリウム系のスラリーを使用すれば、第２窒化膜ライナ１２４ｂは非常に優れた蝕刻阻止膜として機能できるようになる。その結果、ＣＭＰ法を使用した平坦化工程にて工程マージンが増加し均等の厚さの素子分離膜１２６’を形成できる。
【００５９】
さらに、本発明者の実験によれば、酸化セリウム系のスラリーはｐＨ値の変化に鈍くｐＨ値が変化してもギャップ充填絶縁膜１２６の蝕刻速度はそれほど大きい変化を見せないことを確認した。従って、酸化セリウム系の研磨剤を含むスラリーを用い、ギャップ充填絶縁膜１２６を平坦化すれば、ＣＭＰ法を使用した平坦化工程にてｐＨに関する工程マージンを増加させることができる。
【００６０】
一方、トレンチＴに充填されたギャップ充填絶縁膜１２６の上部コーナーには陰の傾斜面１２８が形成されているために、ＣＭＰ法を用いギャップ充填絶縁膜１２６を平坦化する時にスラリー内に含まれた研磨剤が素子分離領域に入り込む確率が小さくなる。その結果、ＣＭＰ法を使用した平坦化工程にて微細なスクラッチおよびスクラッチでは発見されない極細な損傷が半導体基板１００の上部表面に生じる可能性が減るようになる。このように、平坦化工程中に半導体基板１００の上部表面にスクラッチのような損傷の発生が緩和されれば、後続工程にて形成されるゲート絶縁膜の信頼性を向上させられる。
【００６１】
図１０を参照すれば、第２窒化膜ライナ１２４ｂを除去する。第２窒化膜ライナは湿式蝕刻法またはプラズマを利用する乾式蝕刻法を用い除去できる。湿式蝕刻法により除去する場合には、燐酸溶液を含むエッチャントを使用することが望ましい。たとえば、第２窒化膜ライナ１２４ｂを１００Å程度の厚さに形成した場合、１６５℃の燐酸溶液を用い、約５分ほど湿式蝕刻すれば第２窒化膜ライナ１２４ｂを除去できる。
【００６２】
一方、第１窒化膜ライナ１２４ａは第２窒化膜ライナ１２４ｂを除去する段階にてエッチャント、たとえば燐酸溶液により蝕刻されない。なぜなら、前述したように第１窒化膜ライナ１２４ａはギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にてトレンチＴの内部に埋没するためである。従って、従来のように素子分離領域と活性領域との境界にてディボットが形成されることを防止できる。その結果、以後に行われるゲート電極形成段階にて隣接するゲート電極間にブリッジが誘発することを防止できる。
【００６３】
さらに、第２窒化膜ライナ１２４ｂを除去するための蝕刻工程、たとえば湿式蝕刻工程にて工程マージンが増加する。すなわち、第２窒化膜ライナ１２４ｂを完全に除去するために過度蝕刻を実施しても問題はない。言い換えれば、第１窒化膜ライナ１２４ａがトレンチＴに埋没していて過度蝕刻を実施しても第１窒化膜ライナ１２４ａは蝕刻されない。たとえば、第２窒化膜ライナ１２４ｂの厚さが１００Åである場合、１６５℃の燐酸溶液を用い第２窒化膜ライナ１２４ｂを除去する時に、５分以上、たとえば３０分の間湿式蝕刻を実施しても第１窒化膜ライナ１２４ａの蝕刻によるディボットの発生が防げる。
【００６４】
図１０のＩＩ部分を拡大した図１１を参照すれば、第２窒化膜ライナ１２４ｂが除去されれば、素子分離膜１２６’の上部コーナー部分に形成された陰の傾斜面１２８の一部が露出される。露出された陰の傾斜面１２８が素子分離膜１２６’の上部表面となす傾斜角θは約４５゜である。一方、陰の傾斜面１２８が露出される高さＨは除去された第２窒化膜ライナ１２４ｂの厚さに対応する。たとえば、除去された窒化膜ライナ１２４ｂの厚さが約３００Åの場合に、露出された陰の傾斜面１２８の高さもまた約３００Å程度となる。
【００６５】
ところで、露出された陰の傾斜面１２８と素子分離膜１２６’の上部表面がなす傾斜角θは等方性蝕刻を通じて大きくすることができる。特に、等方性蝕刻が理想的な場合には露出された陰の傾斜面１２８の高さＨだけ半導体基板１００の全面を蝕刻すれば傾斜角θを９０゜にすることができる。
【００６６】
さらに、露出された陰の傾斜面１２８の高さＨ以上を蝕刻すれば傾斜角θを９０゜以上に大きくできる。たとえば、露出された陰の傾斜面１２８の高さＨが３００Åの場合に、３００Å程度を等方性蝕刻すれば傾斜角θを９０゜に大きくでき、素子分離膜１２６’の上部表面を半導体基板１００の上部表面と実質的に同じレベルでできる。その結果、半導体基板１００全面の表面トポロジーが減り、後続する集積工程の工程マージンを増加させることができる。たとえば、ゲート絶縁膜およびゲート電極用導電膜を順次に形成した後、ゲート電極をパターニングするためのフォトリソグラフィ工程にて焦点深度の均一度を向上させられる。
【００６７】
ところで、本発明によれば素子分離膜１２６’の上部表面を半導体基板１００の上部表面と実質的に同じレベルにして、傾斜角θを大きくするために別の工程を行わない。しかし、半導体基板１００上に形成された熱酸化膜除去の段階、犠牲酸化工程を通じて形成されたイオン注入用の犠牲酸化膜除去段階を後続段階にて行えば、陰の傾斜面１２８の露出高さＨだけ、あるいはそれ以上を等方性蝕刻できるようになる。これについては素子分離膜１２６’の上部コーナー部分を拡大した図１２ないし図１４を参照して詳細に説明する。
【００６８】
図１２を参照すれば、素子分離膜１２６’により限定される活性領域１３０上に形成された熱酸化膜１２２を除去する。熱酸化膜１２２は等方性蝕刻特性に優れた湿式蝕刻法を用い除去することが望ましい。たとえば、フッ酸溶液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を用い、熱酸化膜１２２を除去できる。この時、熱酸化膜１２２が除去される過程にて素子分離膜１２６’も等方性蝕刻される。その結果、熱酸化膜１２２が除去される過程にて活性領域１３０の上部表面が低くなっただけ素子分離膜１２６’の上部表面も低くなる。たとえば、熱酸化膜１２２を除去する過程にて活性領域１３０の上部表面が１５０Å程度低くなる場合、素子分離膜１２６’の上部表面も１５０Å程度低くなる。一方、前述したように傾斜角θは素子分離膜１２６’が等方性蝕刻される過程にて大きくなる。
【００６９】
図１３を参照すれば、素子分離膜１２６’により限定される活性領域１３０上にイオン注入用の犠牲酸化膜１３２を形成する。犠牲酸化膜１３２は熱酸化方法を用い、２０Åから２００Åの厚さに形成できる。次いで、イオン注入工程を行う。イオン注入工程は半導体基板１００内の不純物注入、ウェル形成、チャンネル阻止層形成あるいはスレショルド電圧調節のために行う。犠牲酸化膜１３２はＣＭＰ法によるギャップ充填絶縁膜１２６の平坦化段階にて半導体基板１００の活性領域１３０上に誘発された損傷を治癒する機能を果たすだけではなく、前記イオン注入工程にて緩衝膜としての役割を果たす。
【００７０】
図１４を参照すれば、活性領域１３０上に形成された犠牲酸化膜１３２を除去する。犠牲酸化膜１３２は等方性蝕刻特性に優れた湿式蝕刻法を用い除去することが望ましい。たとえば、フッ酸溶液あるいはＢＯＥ溶液を用い犠牲酸化膜１３２を除去できる。
【００７１】
一方、犠牲酸化膜１３２が除去される過程にて素子分離膜１２６’も等方性蝕刻される。従って、犠牲酸化膜１３２の除去段階にて活性領域１３０の上部表面が低くなっただけ、素子分離膜１２６’の上部表面も低くなる。たとえば、犠牲酸化膜１３２が除去されて活性領域の上部表面が２００Å程度低くなった場合に、素子分離膜１２６’の上部表面も２００Å程度低くなる。その結果、素子分離膜１２６’の上部表面が活性領域１３０の上部表面と実質的に同じレベルに低くなり、傾斜角θも大きくなる。
【００７２】
陰の傾斜面（図１１の１２８参照）の露出高さ（図１１のＨ参照）が３００Åの場合に、熱酸化膜１２２の除去段階および犠牲酸化膜１３２の除去段階にて等方性蝕刻により素子分離膜１２６’の上部表面が３００Å以上低くなる場合には傾斜角θは９０゜以上になって、３００Å程度低くなる場合には傾斜角θは９０゜程度となる。結局、陰の傾斜面１２８の一部分が露出され素子分離膜１２６’が半導体基板１００の上部表面から突起したとしても、素子分離膜１２６’の突起した部分は後続段階にて実質的に除去される。従って、ＣＭＰ法を用い半導体基板１００の全面を平坦化しなくても、半導体基板１００の上部表面のトポロジーを向上させられる。
【００７３】
前述したように、本発明はギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にてトレンチＴの上部コーナー部分で窒化膜ライナ１２４を分離した。その結果、平坦化阻止膜の第２窒化膜ライナ１２４ｂを除去すれば、陰の傾斜面１２８が半導体基板１００の上部に突起し、半導体基板１００全面のトポロジーが減少する。しかし、第２窒化膜ライナ１２４ｂの厚さが５００Å以下であるため、露出される陰の傾斜面１２８の高さが低い。従って、ＣＭＰ法による平坦化工程を行わなくとも、後続段階が進行する間半導体基板１００全面のトポロジーが再び向上する。
【００７４】
＜第２の実施の形態＞
本発明による素子分離膜製造法の第２の実施の形態はギャップ充填絶縁膜１２６にトレンチＴを埋込む段階を除き、前記第１の実施の形態と同一に進行する。従って、本発明による素子分離膜製造法の第２の実施の形態を説明するにあたりギャップ充填絶縁膜１２６にトレンチＴを埋込む段階だけを説明する。
【００７５】
図１５を参照すれば、窒化膜ライナ１２４が形成された半導体基板１００の全面にトレンチＴを埋込むギャップ充填絶縁膜１２６を形成する。ギャップ充填絶縁膜１２６は第１の実施の形態の場合のような物質膜および同じ方法を用い形成できる。ただし、第１の実施の形態のようにギャップ充填絶縁膜１２６を形成する時にトレンチＴ上部コーナー部分にて窒化膜ライナ１２４を分離させるのではなく、厚さだけを薄くする。
【００７６】
このように、トレンチＴの上部コーナー部分の窒化膜ライナ１２４が薄くなれば、平坦化阻止膜として機能した窒化膜ライナ１２４を除去する段階にてトレンチＴの内部に形成された窒化膜ライナ１２４の損傷が緩和される。なぜなら、トレンチＴの上部コーナー部分の窒化膜ライナ１２４が薄くなるほどエッチャントの移動が円滑ではないためである。従って、窒化膜ライナ１２４が分離された場合と程度の差はあるだろうが、同じ種類の技術的効果が達成される。
【００７７】
以上実施の形態を参照として本発明を説明したが、これは例示的なことにすぎない。従って、本発明が属する技術分野で通常の知識を持った者ならば、開示された実施の形態から多様な変形実施の形態または均等な他の実施の形態を案出できることはもちろんである。
【００７８】
【発明の効果】
本発明による素子分離膜製造法は感光膜パターンを蝕刻マスクとして使用してトレンチを形成するために工程が簡単である。さらに、薄い窒化膜ライナを二重に活用できる。すなわち、トレンチ内部に形成する窒化膜ライナはトレンチ側壁の酸化を防止し、半導体基板上に形成された窒化膜ライナは平坦化阻止膜として機能する。そして、トレンチ上部コーナー部分にて窒化膜ライナを分離したり、厚さを薄くするために、平坦化阻止膜として機能した窒化膜ライナを除去しても、トレンチ内部にディボットが生じることを防止できる。合わせて、窒化膜ライナを除去しても陰の傾斜面の露出高が低いために、後続段階を進行して陰の傾斜面を実質的に除去できる。
【図面の簡単な説明】
【図１】 従来のトレンチ素子分離方法が持っている問題点を説明するための工程断面図である。
【図２】 本発明による半導体素子についての実施の形態を図示した断面図である。
【図３】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図４】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図５】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図６】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図７】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図８】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図９】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１０】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１１】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１２】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１３】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１４】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１５】 本発明による素子分離膜製造法の第２の実施の形態を図示する工程断面図である。
【符号の説明】
１００ 半導体基板
１１７ 素子分離膜
１１８ 熱酸化膜
１１９ 窒素膜ライナ
Ｓ1 第１傾斜部
Ｓ2 第２傾斜部
【発明の属する技術分野】
本発明は半導体素子およびその製造法に係り、詳細には改善された構造の素子分離膜を持つ半導体素子および素子分離膜の製造法に関する。
【０００２】
【従来の技術】
トレンチ素子分離方法は、狭い素子分離距離を確保することができ、素子分離膜が形成された半導体基板の表面トポロジーを減少させることができるために、半導体集積回路素子の製造に広く利用されている。特に、トレンチ素子分離方法は、選択的酸化による素子分離方法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：以下、「ＬＯＣＯＳ」と称する）にて問題になるパンチスルー現象および素子分離膜の厚さ縮みのような問題を誘発しないという長所を持っている。しかし、トレンチ素子分離方法はＬＯＣＯＳ方法に比べ製造工程が複雑であるという短所も持っている。
【０００３】
このトレンチ素子分離方法は、半導体基板の所定部分にトレンチを形成する段階と、トレンチをギャップ充填絶縁膜で充填する段階とで進行することが一般的である。
【０００４】
ところで、前記トレンチは、乾式蝕刻法（たとえば、反応性イオン蝕刻法）を用いて形成されるために、トレンチの内壁に損傷が生じる。このため、熱酸化膜をトレンチ内壁に形成してトレンチの内壁を安定化させている。それだけでなく、トレンチ内壁がこれ以上酸化されることを防止するために、酸素に対する拡散遮断能力に優れた窒化膜ライナを熱酸化膜上に追加で形成した後、トレンチ内部をギャップ充填絶縁膜で充填している。この窒化膜ライナを形成する場合、トレンチ形成過程にて蝕刻マスクとして使われたパッド窒化膜を除去する時に、窒化膜ライナが素子分離膜内にリセスされ後続工程にて問題を引き起こす。
【０００５】
図１Ａを参照すれば、従来のトレンチ素子分離方法は、まず、半導体基板１００上にパッド酸化膜１０２とパッド窒化膜１０４とが積層されたマスクパターンＭを形成する。その後、マスクパターンＭを蝕刻マスクとして使用して半導体基板１００を所定の深さに蝕刻することにより、トレンチＴを形成する。そうした後、トレンチＴを形成する過程にてトレンチＴの内壁に形成された損傷を回復するために、トレンチＴの内壁に熱酸化膜１０６を形成する。それから、酸素の拡散によりトレンチＴの内壁が酸化されることを防止するために熱酸化膜１０６上に窒化膜ライナ１０８を形成する。次いで、ギャップ充填絶縁膜１１０を半導体基板１００の全面に形成した後、マスクパターンＭ上に形成された窒化膜ライナ１０８と実質的に同じレベルにギャップ充填絶縁膜１１０を平坦化する。
【０００６】
図１Ｂを参照すれば、燐酸をエッチャントとして使用する湿式蝕刻工程を行い、パッド窒化膜１０４とトレンチＴの外部に形成された窒化膜ライナ１０８を除去する。
【０００７】
ところで、パッド窒化膜１０４を完全に除去するために過度蝕刻を実施する過程にて、トレンチＴの内部に形成された窒化膜ライナ１０８も共に蝕刻される。その結果、トレンチＴの内部にはディボット（ｄｉｖｏｔ）１１２が形成され、窒化膜ライナ１０８が半導体基板１００の上部表面からリセスＤされる。窒化膜ライナ１０８がパッド窒化膜１０４を蝕刻する過程にてリセスＤされれば、後続段階にて問題が生じる。
【０００８】
図１Ｃを参照すれば、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下「ＣＭＰ」と称する）法を用い、ギャップ充填絶縁膜１１０の上部表面を半導体基板１００の上部表面と実質的に同じレベルに平坦化させる。その結果、トレンチＴの内部に素子分離膜１１０’が形成される。その後、パッド酸化膜１０２をフッ酸溶液を用いて除去する。
【０００９】
ところで、パッド酸化膜１０２が除去される過程にてディボット１１２により露出された素子分離膜１１０’の側壁も共に蝕刻されディボット１１２が拡張される。トレンチＴ内部でのディボット１１２の発生は、後続するゲート電極形成段階にて問題を招く。すなわち、ゲート電極を形成するために、まず半導体基板１００上に熱酸化膜１１４を形成する。それから、ポリシリコン膜１１６を半導体基板１００の全面に形成する。この時、トレンチＴの内部に形成されたディボット１１２にもポリシリコン膜１１６が充填され、隣接するゲート電極間にブリッジを招く。それだけでなく、半導体素子の動作特性、たとえばスレショルド電圧にも影響を及ぼすようになる。
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、工程が単純で素子分離膜内にディボットが生じることを防止できる素子分離膜製造法を提供することである。
【００１４】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る素子分離膜製造法は、まず半導体基板内にトレンチを形成する。そうした後、トレンチが形成された半導体基板の全面に熱酸化膜を形成する。その後、熱酸化膜上に厚さ４０Åないし５００Åの窒化膜ライナを形成する。それから、トレンチをギャップ充填絶縁膜で埋込みつつ、前記トレンチの上部コーナーに形成された窒化膜ライナを除去する。そうした後、前記窒化膜ライナを平坦化停止膜として使用して半導体基板の全面を平坦化した後、平坦化阻止膜として機能した窒化膜ライナを除去する。
また、本発明においては、前記窒化膜ライナを形成する段階は、厚さ４０Åないし３００Åの窒化膜ライナを形成することを特徴とする。
【００１５】
前記トレンチは次のような段階を進行して形成されうる。まず、半導体基板上に素子分離領域の幅にパターニングされた感光膜パターンを形成する。そうした後、前記感光膜パターンを蝕刻マスクとして半導体基板を所定の深さに蝕刻することにより、半導体基板内にトレンチを形成する。それから、前記感光膜パターンを除去する。
【００１６】
前記トレンチを埋込むギャップ充填絶縁膜を形成しつつトレンチ上部コーナー部分に形成された窒化膜ライナを除去する段階は、トレンチ上部コーナー部分に形成された窒化膜ライナを分離させるか、薄くする段階であることが望ましい。
【００１７】
前記トレンチ上部コーナー部分に形成された窒化膜ライナを除去しつつギャップ充填絶縁膜にトレンチを埋込むために、物質膜を蒸着させられるだけでなく蒸着される物質膜を蝕刻もできる方法を用い、ギャップ充填絶縁膜を形成することが望ましい。たとえば、高密度プラズマＣＶＤ工程を行い、ギャップ充填絶縁膜を形成できる。
【００１８】
場合により、ギャップ充填絶縁膜を形成しつつトレンチ上部コーナーの窒化膜ライナを除去するために蝕刻装置と蒸着装置を行き来してギャップ充填絶縁膜を形成することもできる。
【００１９】
場合により、ギャップ充填絶縁膜を形成しつつトレンチ上部コーナーの窒化膜ライナを除去するために蝕刻工程と蒸着工程をインサイチュに行える装置を用い、ギャップ充填絶縁膜を形成することもできる。
【００２０】
本発明による素子分離膜製造法は、平坦化した窒化膜ライナを除去した後で次のような段階をさらに含むことができる。
【００２１】
まず、平坦化阻止膜として機能した窒化膜ライナが除去され露出された熱酸化膜を除去する。そうした後、熱酸化膜が除去され露出された半導体基板上に犠牲酸化膜を形成する。それから、犠牲酸化膜が形成された半導体基板の全面にイオンを注入した後、犠牲酸化膜を除去する。
【００２２】
窒化膜ライナを平坦化阻止膜として使用してギャップ充填絶縁膜を平坦化する段階は、酸化セリウム系の研磨剤および／または強陰イオン性界面活性剤を含むスラリーを使用するＣＭＰ工程を行い、ギャップ充填絶縁膜を平坦化する段階であることが望ましい。
【００２３】
前記スラリーの水素イオン指数（ｐＨ）は７程度であることが望ましい。
【００２４】
【発明の実施の形態】
以下では貼付した図面を参考にして本発明によるＹ字形の素子分離膜を持つ半導体素子、およびディボット発生を防止し工程が簡単な前記素子分離膜の製造法についての望ましい実施の形態を詳細に説明する。しかし、本発明の実施の形態はいろいろな他の形に変形できて、本発明の範囲が次に詳述する実施の形態に限定されるものと解釈されてはならない。本発明の実施の形態は本発明が属する技術分野で平均的な知識を持った者に本発明をより完全に説明するために提供される。図面上で層や領域などの厚さは説明の明確性のために誇張されたものである。図面上で同じ符号は同じ要素を指す。さらに、ある層が他の層あるいは基板の上部にあると記載した場合、前記ある層が前記他の層または基板の上部に直接存在することもあり、その間に第３の層が介在することもある。そして、以下に開示される実施の形態にて記述される工程段階以外にも、素子の特性を向上させるための多様な段階が追加されうることはもちろんである。
【００２５】
図２を参照すれば、本発明による半導体素子は、Ｙ字形の素子分離膜１１７を半導体基板１００内に含む。さらに、前記素子分離膜１１７の左右側には第１傾斜部Ｓ1および第２傾斜部Ｓ2が形成されており、半導体基板１００と素子分離膜１１７との間には熱酸化膜１１８と窒化膜ライナ１１９とが形成されている。
【００２６】
前記第１傾斜部Ｓ1は熱酸化膜１１８および窒化膜ライナ１１９の上部面と素子分離膜１１７との界面であり、前記第２傾斜部Ｓ2は素子分離膜１１７と窒化膜ライナ１１９側壁との界面である。前記熱酸化膜１１８はシリコン酸化膜であり、前記窒化膜ライナ１１９はシリコン窒化膜またはシリコン酸化窒化膜でありうる。前記第１傾斜部Ｓ1と第２傾斜部Ｓ2とのなす角θは９０゜より大きく１８０゜より小さいことが望ましい。
【００２７】
以下では図３ないし図１５を参照して、本発明による素子分離膜製造法の第１および第２の実施の形態を詳細に説明する。
【００２８】
＜第１の実施の形態＞
図３を参照すれば、まず、半導体基板１００上に蝕刻マスクとして使われる感光膜パターン１２０を通常の方法、たとえばフォトリソグラフィ工程を行いて形成する。感光膜パターン１２０は半導体基板１００の一部、すなわち素子分離領域が形成されるところを露出させる。
【００２９】
そうした後、感光膜パターン１２０を蝕刻マスクとして使用して半導体基板１００を蝕刻することにより、半導体基板１００内にトレンチＴを形成する。トレンチＴは異方性蝕刻特性のよい乾式蝕刻法を用い形成することが望ましい。たとえば、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）を蝕刻ガスに使用する乾式蝕刻法を使用できる。トレンチＴの深さは、活性領域上に形成される半導体素子、たとえばトランジスタを電気的に分離するのに充分な深さに形成する。たとえば、トレンチＴは０．２５μｍ程度の深さに形成する。
【００３０】
図４を参照すれば、半導体基板１００上に形成された感光膜パターン１２０を除去する。感光膜パターン１２０は通常の方法、たとえば酸素プラズマを用い除去できる。それから、半導体基板１００の上部表面およびトレンチＴの内壁に熱酸化膜１２２を形成する。熱酸化膜１２２は３０Åないし５００Åの間の厚さに形成できる。
【００３１】
熱酸化膜１２２は、トレンチＴを形成するための乾式蝕刻工程にてトレンチＴの内壁に生じた欠陥を除去する。言い換えれば、トレンチＴの内壁に露出された半導体基板１００の表面を安定した結合状態（ＳｉとＯ2との結合）に維持することにより、トレンチＴの表面を通した漏洩電流を防止する。かつ、熱酸化膜１２２はトレンチＴ底面のコーナー部分をラウンドすることにより、機械的ストレスがトレンチＴ底面のコーナー部分に集中することを緩和する。一方、半導体基板１００上に形成された熱酸化膜１２２はパッド酸化膜として機能する。
【００３２】
熱酸化膜１２２を形成した後、熱酸化膜１２２上に薄い窒化膜ライナ１２４を形成する。窒化膜ライナ１２４は通常の方法、たとえばＣＶＤ（ＣｈｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成できる。トレンチＴの内部に形成された窒化膜ライナ１２４は、ギャップ充填絶縁膜でトレンチＴを埋込む後続段階にてトレンチＴの側壁が酸化されることを防止する。そして、トレンチＴの外部に形成された窒化膜ライナ１２４は後続するギャップ充填絶縁膜の平坦化段階にて平坦化阻止膜として機能する。
【００３３】
一方、窒化膜ライナ１２４および後続段階にてトレンチＴを充填するギャップ充填絶縁膜は熱膨張係数が互いに違うために、窒化膜ライナ１２４をあまり厚く形成すれば、限界値以上の機械的ストレスを半導体基板１００内に誘発することもある。さらに、後続段階にて平坦化阻止膜として機能した窒化膜ライナ１２４を除去する時、所要工程時間を延ばす。その結果、平坦化阻止膜として機能した窒化膜ライナ１２４の除去が均一になされないこともある。従って、窒化膜ライナ１２４は４０Åないし５００Å程度の厚さに形成することが望ましい。
【００３４】
図５を参照すれば、トレンチＴの上部コーナーにて窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂに分離（Ｉ参照）しつつ、ギャップ充填絶縁膜１２６にトレンチＴを埋込む。ギャップ充填絶縁膜１２６は通常の方法、たとえばＣＶＤ法、ＳＡＣＶＤ法、ＬＰＣＶＤ法またはＰＥＣＶＤ法を用い形成できる。ギャップ充填絶縁膜１２６はシリコン酸化膜、シリコン酸化窒化膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、オゾン−ＴＥＯＳ膜またはＵＳＧ（Ｕｎｄｏｐｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などが好ましく使用できる。
【００３５】
窒化膜ライナ１２４をトレンチＴの上部コーナー部分にて分離（Ｉ）するために、蒸着工程と蝕刻工程とを同時に行える装置を用い、ギャップ充填絶縁膜１２６を形成できる。あるいは、蒸着工程と蝕刻工程をインサイチュで行える装置を用い、ギャップ充填絶縁膜１２６を形成することもできる。あるいは、蒸着装置と蝕刻装置を行き来してギャップ充填絶縁膜１２６を形成することもできる。
【００３６】
まず、窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂに分離（Ｉ）するために、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ工程を行い、ギャップ充填絶縁膜１２６を形成する方法について説明する。
【００３７】
ＨＤＰ ＣＶＤ工程は、化学気相蒸着法とスパッタリング方式による蝕刻法が結びついた技術であり、物質膜を蒸着するための蒸着ガスだけチャンバ内に供給されるのではなく、蒸着される物質膜をスパッタリング方式で蝕刻できるスパッタリングガスもチャンバ内に供給される。たとえば、シリコン酸化膜にトレンチを埋込む時には、シランガス（ＳｉＨ4）と酸素ガス（Ｏ2）が蒸着ガスとしてチャンバ内に供給され、不活性ガス（たとえば、Ａｒガス）がスパッタリングガスとしてチャンバ内に供給される。供給された蒸着ガスとスパッタリングガスとの一部は高周波電力によりチャンバ内に誘発されたプラズマによりイオン化される。
【００３８】
一方、半導体基板がローディングされたチャンバ内のウェーハチャック（たとえば、静電チャック）にはバイアスされた高周波電力が印加されるために、イオン化された蒸着ガスおよびスパッタリングガスは半導体基板の表面に加速される。加速された蒸着ガスイオンはシリコン酸化膜を形成し、加速されたスパッタリングガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。
【００３９】
前記のようなＨＤＰ ＣＶＤ工程のメカニズムが本発明による素子分離膜製造法に適用され窒化膜ライナ１２４が分離される過程は、図６を参照とした本発明の実施の形態に関する説明からより明確になる。
【００４０】
図６を参照すれば、ＨＤＰ ＣＶＤ工程によるギャップ充填絶縁膜１２６の蒸着が始まると、チャンバ内のプラズマ内でイオン化された蒸着ガスにより窒化膜ライナ１２４上にギャップ充填絶縁膜１２６の形成が始まる。
【００４１】
前述したように前記ギャップ充填絶縁膜１２６は蒸着と同時にスパッタリングされる。この時、ギャップ充填絶縁膜１２６が蒸着される速度はギャップ充填絶縁膜１２６がスパッタリングされる速度よりは速い。ところで、ギャップ充填絶縁膜１２６がスパッタリングガスイオン（たとえば、Ａｒ+イオン）により蝕刻される速度は、トレンチＴの入口コーナー部分（矢印Ｂ参照）が他の部分（矢印Ａ参照）より３倍ないし４倍ほど速い。従って、ギャップ充填絶縁膜１２６形成の初期段階では、トレンチＴの内部に蒸着されるギャップ充填絶縁膜１２６のプロフィルがＶ字形を持つようになる。その結果、ＨＤＰ ＣＶＤ工程の工程条件を適切に調節すれれば、ＨＤＰ ＣＶＤ工程の初期段階にてトレンチＴの上部コーナー部分で窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）することができる。
【００４２】
それだけでなく、ＨＤＰ ＣＶＤ工程を行いて、トレンチＴをギャップ充填絶縁膜１２６で埋込むことで、トレンチＴの内部にボイドが形成されることを防止できる。なぜなら、トレンチＴの上部コーナー部分にてギャップ充填絶縁膜１２６が最も速くスパッタリングされるためにトレンチＴの入口にてオーバーハングが生じないためである。
【００４３】
一方、ＨＤＰ ＣＶＤ工程は下記式（１）により限定されるＤ／Ｓ比により制御できる。
【００４４】
Ｄ／Ｓ比＝ギャップ充填絶縁膜１２６が蒸着される速度÷蒸着されたギャップ充填絶縁膜１２６がスパッタリングされる速度 …（１）
ところで、本発明者はＤ／Ｓ比が約３より小さくなれば、縦横比が３以上のトレンチＴをボイドなくギャップ充填絶縁膜１２６に充填することができるということと、蒸着されるギャップ充填絶縁膜１２６以外の他の周辺物質膜をクリッピングできるということを確認した。
【００４５】
このような事実を利用してＤ／Ｓ比を適切に調節しつつＨＤＰ ＣＶＤ工程を行えば、ＨＤＰ ＣＶＤ工程の初期段階にてトレンチＴの上部コーナーに形成された窒化膜ライナ１２４をクリッピングして分離（Ｉ）することができる。従って、ＨＤＰ ＣＶＤ工程の初期段階にて窒化膜ライナ１２４を分離させるためにＤ／Ｓ比は２ないし５の間に調節することが望ましい。
【００４６】
一方、Ｄ／Ｓ比を調節するためには、プラズマを生じるためのソースパワー、半導体基板がローディングされるウェーハチャックに印加するバイアス高周波電力、供給される蒸着ガスの流量、およびスパッタリングガスの流量を調節せねばならない。従って、Ｄ／Ｓ比を前記のような範囲内に調節するために次の通りＨＤＰ ＣＶＤ工程の工程条件を調節することが望ましい。
【００４７】
ＨＤＰ ＣＶＤ工程が行われる装置にてプラズマを生じるソースパワーは３０００Ｗないし５０００Ｗの間、ウェーハチャックに印加されるバイアスパワーは８００Ｗないし１０００Ｗの間、シリコンソースガス（たとえば、ＳｉＨ4）の流量は３０ｓｃｃｍないし１５０ｓｃｃｍの間、酸素ソースガス（たとえば、Ｏ2）の流量は６０ｓｃｃｍないし２００ｓｃｃｍの間、スパッタリングガス（たとえば、Ａｒ）の流量は２０ｓｃｃｍないし４００ｓｃｃｍの間に調節することが望ましい。
【００４８】
Ｄ／Ｓ比を前記のような条件に調節しつつＨＤＰ ＣＶＤ工程をトレンチＴが完全に埋込まれる時点まで行えば、図５に示したような結果物が得られる。
【００４９】
次いで、トレンチＴを充填するギャップ充填絶縁膜１２６を蒸着装置と蝕刻装置を行き来しつつ形成する場合、トレンチＴの上部コーナー部分にて窒化膜ライナ１２４を分離させる過程について説明する。
【００５０】
図７を参照すれば、蒸着装置にてギャップ充填絶縁膜１２６を窒化膜ライナ１２４上に所定の厚さに形成する。たとえば、ギャップ充填絶縁膜１２６は２００Åないし５００Åの間の厚さに形成できる。前記蒸着装置としてはＣＶＤ装置、ＰＥＣＶＤ装置、ＬＰＣＶＤ装置またはＳＡＣＶＤ装置を使用できる。
【００５１】
図８を参照すれば、蝕刻装置にてギャップ充填絶縁膜１２６を蝕刻してトレンチＴの上部コーナー部分で窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）する。蝕刻装置としてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、ＭＥＲＩＥ（Ｍａｇｎｅｔｉｃ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、イオンミリング装置またはＴＰＰＥ（Ｈｉｇｈ Ｐｒｅｓｓｕｒｅ Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ）装置を使用できる。
【００５２】
前述したように、ギャップ充填絶縁膜１２６はトレンチＴの上部コーナー部分にて最も速く蝕刻される。その結果、トレンチＴの上部コーナー部分にて窒化膜ライナ１２４は第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）される。窒化膜ライナ１２４を第１窒化膜ライナ１２４ａと第２窒化膜ライナ１２４ｂとに分離（Ｉ）した後、再び半導体基板１００を蒸着装置にローディングしてギャップ充填絶縁膜１２６を続けて蒸着する。そうすると、図５に示したような結果物を得ることができる。
【００５３】
一方、前記では蒸着−蝕刻−蒸着の順序でギャップ充填絶縁膜１２６を形成する場合について説明した。しかし、蒸着装置と蝕刻装置とを行き来してギャップ充填絶縁膜１２６を形成する方法はこれに限定されるものではない。場合により、蒸着−蝕刻−蒸着−蝕刻−蒸着の順序でギャップ充填絶縁膜１２６を形成することもできる。このような場合、窒化膜ライナ１２４の分離（Ｉ）は最初の蝕刻段階にて生じることもあり、２番目の蝕刻段階にて生じることもある。蒸着装置と蝕刻装置とを行き来してギャップ充填絶縁膜１２６を形成する場合にも、トレンチＴの内部にボイドが形成されることを防止できる。その理由についてはＨＤＰ ＣＶＤ工程を行いギャップ充填絶縁膜１２６を形成する方法を開示しつつ説明した。
【００５４】
一方、ギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にて窒化膜ライナ１２４を分離するために、蒸着工程と蝕刻工程とをインサイチュに実施できる装置を使用することもできる。これに関する説明は、図７ないし図８を参照して説明した蒸着装置と蝕刻装置とを行き来しつつギャップ充填絶縁膜１２６を形成する場合と類似しているので省略する。すなわち、蒸着−蝕刻装置を用いギャップ充填絶縁膜１２６を形成する場合には、一つの装置にて蒸着工程と蝕刻工程とを交互に行うことにより、ギャップ充填絶縁膜１２６を形成できる。
【００５５】
図９を参照すれば、窒化膜ライナ１２４を分離した後、ギャップ充填絶縁膜１２６を第２窒化膜ライナ１２４ｂの上部表面と実質的に同じレベルに平坦化する。その結果、素子分離膜１２６’が形成される。たとえば、ギャップ充填絶縁膜１２６はＣＭＰ法またはエッチバック方法を用い平坦化できる。前記平坦化工程では第２窒化膜ライナ１２４ｂを平坦化阻止膜として使用する。たとえば、ＣＭＰ法を用いギャップ充填絶縁膜１２６を平坦化する場合、第２窒化膜ライナ１２４ｂはＣＭＰストッパとして機能する。従って、ＣＭＰ法により用いられるスラリーは第２窒化膜ライナ１２４ｂよりギャップ充填絶縁膜１２６をより速く蝕刻できることを選択することが望ましい。
【００５６】
たとえば、シリカ系列の研磨剤または酸化セリウム系の研磨剤を含むスラリーを使用できる。特に、酸化セリウム系の研磨剤を含むスラリーを使用する場合、前記酸化セリウム系の研磨剤以外に強陰イオン性の界面活性剤を一層含んだスラリーを使用することが望ましい。
【００５７】
そして、前記スラリーのｐＨは、ギャップ充填絶縁膜１２６および第２窒化膜ライナ１２４ｂが各々陰および陽のゼータポテンシャル（ｚｅｔａ ｐｏｔｅｎｔｉａｌ）値を持つように設定することが望ましい。スラリーのｐＨが上記の通りに設定されれば、陽のゼータ電位を持つ第２窒化膜ライナ１２４ｂにだけ陰イオン性の界面活性剤が接着されるために、酸化セリウム系の研磨剤と第２窒化膜ライナ１２４ｂとの反応が抑制される。言い換えれば、陰のゼータ電位を持つギャップ充填絶縁膜１２６の表面には界面活性剤が接着しないので、ギャップ充填絶縁膜１２６だけが酸化セリウム系の研磨剤により除去される。
【００５８】
本発明者の実験によれば、スラリーのｐＨを約７程度に維持すれば、第２窒化膜ライナ１２４ｂとギャップ充填絶縁膜１２６とのＣＭＰ蝕刻選択比は１：４８ほどになると確認された。従って、ＣＭＰ法を使用する平坦化工程にて酸化セリウム系のスラリーを使用すれば、第２窒化膜ライナ１２４ｂは非常に優れた蝕刻阻止膜として機能できるようになる。その結果、ＣＭＰ法を使用した平坦化工程にて工程マージンが増加し均等の厚さの素子分離膜１２６’を形成できる。
【００５９】
さらに、本発明者の実験によれば、酸化セリウム系のスラリーはｐＨ値の変化に鈍くｐＨ値が変化してもギャップ充填絶縁膜１２６の蝕刻速度はそれほど大きい変化を見せないことを確認した。従って、酸化セリウム系の研磨剤を含むスラリーを用い、ギャップ充填絶縁膜１２６を平坦化すれば、ＣＭＰ法を使用した平坦化工程にてｐＨに関する工程マージンを増加させることができる。
【００６０】
一方、トレンチＴに充填されたギャップ充填絶縁膜１２６の上部コーナーには陰の傾斜面１２８が形成されているために、ＣＭＰ法を用いギャップ充填絶縁膜１２６を平坦化する時にスラリー内に含まれた研磨剤が素子分離領域に入り込む確率が小さくなる。その結果、ＣＭＰ法を使用した平坦化工程にて微細なスクラッチおよびスクラッチでは発見されない極細な損傷が半導体基板１００の上部表面に生じる可能性が減るようになる。このように、平坦化工程中に半導体基板１００の上部表面にスクラッチのような損傷の発生が緩和されれば、後続工程にて形成されるゲート絶縁膜の信頼性を向上させられる。
【００６１】
図１０を参照すれば、第２窒化膜ライナ１２４ｂを除去する。第２窒化膜ライナは湿式蝕刻法またはプラズマを利用する乾式蝕刻法を用い除去できる。湿式蝕刻法により除去する場合には、燐酸溶液を含むエッチャントを使用することが望ましい。たとえば、第２窒化膜ライナ１２４ｂを１００Å程度の厚さに形成した場合、１６５℃の燐酸溶液を用い、約５分ほど湿式蝕刻すれば第２窒化膜ライナ１２４ｂを除去できる。
【００６２】
一方、第１窒化膜ライナ１２４ａは第２窒化膜ライナ１２４ｂを除去する段階にてエッチャント、たとえば燐酸溶液により蝕刻されない。なぜなら、前述したように第１窒化膜ライナ１２４ａはギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にてトレンチＴの内部に埋没するためである。従って、従来のように素子分離領域と活性領域との境界にてディボットが形成されることを防止できる。その結果、以後に行われるゲート電極形成段階にて隣接するゲート電極間にブリッジが誘発することを防止できる。
【００６３】
さらに、第２窒化膜ライナ１２４ｂを除去するための蝕刻工程、たとえば湿式蝕刻工程にて工程マージンが増加する。すなわち、第２窒化膜ライナ１２４ｂを完全に除去するために過度蝕刻を実施しても問題はない。言い換えれば、第１窒化膜ライナ１２４ａがトレンチＴに埋没していて過度蝕刻を実施しても第１窒化膜ライナ１２４ａは蝕刻されない。たとえば、第２窒化膜ライナ１２４ｂの厚さが１００Åである場合、１６５℃の燐酸溶液を用い第２窒化膜ライナ１２４ｂを除去する時に、５分以上、たとえば３０分の間湿式蝕刻を実施しても第１窒化膜ライナ１２４ａの蝕刻によるディボットの発生が防げる。
【００６４】
図１０のＩＩ部分を拡大した図１１を参照すれば、第２窒化膜ライナ１２４ｂが除去されれば、素子分離膜１２６’の上部コーナー部分に形成された陰の傾斜面１２８の一部が露出される。露出された陰の傾斜面１２８が素子分離膜１２６’の上部表面となす傾斜角θは約４５゜である。一方、陰の傾斜面１２８が露出される高さＨは除去された第２窒化膜ライナ１２４ｂの厚さに対応する。たとえば、除去された窒化膜ライナ１２４ｂの厚さが約３００Åの場合に、露出された陰の傾斜面１２８の高さもまた約３００Å程度となる。
【００６５】
ところで、露出された陰の傾斜面１２８と素子分離膜１２６’の上部表面がなす傾斜角θは等方性蝕刻を通じて大きくすることができる。特に、等方性蝕刻が理想的な場合には露出された陰の傾斜面１２８の高さＨだけ半導体基板１００の全面を蝕刻すれば傾斜角θを９０゜にすることができる。
【００６６】
さらに、露出された陰の傾斜面１２８の高さＨ以上を蝕刻すれば傾斜角θを９０゜以上に大きくできる。たとえば、露出された陰の傾斜面１２８の高さＨが３００Åの場合に、３００Å程度を等方性蝕刻すれば傾斜角θを９０゜に大きくでき、素子分離膜１２６’の上部表面を半導体基板１００の上部表面と実質的に同じレベルでできる。その結果、半導体基板１００全面の表面トポロジーが減り、後続する集積工程の工程マージンを増加させることができる。たとえば、ゲート絶縁膜およびゲート電極用導電膜を順次に形成した後、ゲート電極をパターニングするためのフォトリソグラフィ工程にて焦点深度の均一度を向上させられる。
【００６７】
ところで、本発明によれば素子分離膜１２６’の上部表面を半導体基板１００の上部表面と実質的に同じレベルにして、傾斜角θを大きくするために別の工程を行わない。しかし、半導体基板１００上に形成された熱酸化膜除去の段階、犠牲酸化工程を通じて形成されたイオン注入用の犠牲酸化膜除去段階を後続段階にて行えば、陰の傾斜面１２８の露出高さＨだけ、あるいはそれ以上を等方性蝕刻できるようになる。これについては素子分離膜１２６’の上部コーナー部分を拡大した図１２ないし図１４を参照して詳細に説明する。
【００６８】
図１２を参照すれば、素子分離膜１２６’により限定される活性領域１３０上に形成された熱酸化膜１２２を除去する。熱酸化膜１２２は等方性蝕刻特性に優れた湿式蝕刻法を用い除去することが望ましい。たとえば、フッ酸溶液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を用い、熱酸化膜１２２を除去できる。この時、熱酸化膜１２２が除去される過程にて素子分離膜１２６’も等方性蝕刻される。その結果、熱酸化膜１２２が除去される過程にて活性領域１３０の上部表面が低くなっただけ素子分離膜１２６’の上部表面も低くなる。たとえば、熱酸化膜１２２を除去する過程にて活性領域１３０の上部表面が１５０Å程度低くなる場合、素子分離膜１２６’の上部表面も１５０Å程度低くなる。一方、前述したように傾斜角θは素子分離膜１２６’が等方性蝕刻される過程にて大きくなる。
【００６９】
図１３を参照すれば、素子分離膜１２６’により限定される活性領域１３０上にイオン注入用の犠牲酸化膜１３２を形成する。犠牲酸化膜１３２は熱酸化方法を用い、２０Åから２００Åの厚さに形成できる。次いで、イオン注入工程を行う。イオン注入工程は半導体基板１００内の不純物注入、ウェル形成、チャンネル阻止層形成あるいはスレショルド電圧調節のために行う。犠牲酸化膜１３２はＣＭＰ法によるギャップ充填絶縁膜１２６の平坦化段階にて半導体基板１００の活性領域１３０上に誘発された損傷を治癒する機能を果たすだけではなく、前記イオン注入工程にて緩衝膜としての役割を果たす。
【００７０】
図１４を参照すれば、活性領域１３０上に形成された犠牲酸化膜１３２を除去する。犠牲酸化膜１３２は等方性蝕刻特性に優れた湿式蝕刻法を用い除去することが望ましい。たとえば、フッ酸溶液あるいはＢＯＥ溶液を用い犠牲酸化膜１３２を除去できる。
【００７１】
一方、犠牲酸化膜１３２が除去される過程にて素子分離膜１２６’も等方性蝕刻される。従って、犠牲酸化膜１３２の除去段階にて活性領域１３０の上部表面が低くなっただけ、素子分離膜１２６’の上部表面も低くなる。たとえば、犠牲酸化膜１３２が除去されて活性領域の上部表面が２００Å程度低くなった場合に、素子分離膜１２６’の上部表面も２００Å程度低くなる。その結果、素子分離膜１２６’の上部表面が活性領域１３０の上部表面と実質的に同じレベルに低くなり、傾斜角θも大きくなる。
【００７２】
陰の傾斜面（図１１の１２８参照）の露出高さ（図１１のＨ参照）が３００Åの場合に、熱酸化膜１２２の除去段階および犠牲酸化膜１３２の除去段階にて等方性蝕刻により素子分離膜１２６’の上部表面が３００Å以上低くなる場合には傾斜角θは９０゜以上になって、３００Å程度低くなる場合には傾斜角θは９０゜程度となる。結局、陰の傾斜面１２８の一部分が露出され素子分離膜１２６’が半導体基板１００の上部表面から突起したとしても、素子分離膜１２６’の突起した部分は後続段階にて実質的に除去される。従って、ＣＭＰ法を用い半導体基板１００の全面を平坦化しなくても、半導体基板１００の上部表面のトポロジーを向上させられる。
【００７３】
前述したように、本発明はギャップ充填絶縁膜１２６にトレンチＴを埋込む過程にてトレンチＴの上部コーナー部分で窒化膜ライナ１２４を分離した。その結果、平坦化阻止膜の第２窒化膜ライナ１２４ｂを除去すれば、陰の傾斜面１２８が半導体基板１００の上部に突起し、半導体基板１００全面のトポロジーが減少する。しかし、第２窒化膜ライナ１２４ｂの厚さが５００Å以下であるため、露出される陰の傾斜面１２８の高さが低い。従って、ＣＭＰ法による平坦化工程を行わなくとも、後続段階が進行する間半導体基板１００全面のトポロジーが再び向上する。
【００７４】
＜第２の実施の形態＞
本発明による素子分離膜製造法の第２の実施の形態はギャップ充填絶縁膜１２６にトレンチＴを埋込む段階を除き、前記第１の実施の形態と同一に進行する。従って、本発明による素子分離膜製造法の第２の実施の形態を説明するにあたりギャップ充填絶縁膜１２６にトレンチＴを埋込む段階だけを説明する。
【００７５】
図１５を参照すれば、窒化膜ライナ１２４が形成された半導体基板１００の全面にトレンチＴを埋込むギャップ充填絶縁膜１２６を形成する。ギャップ充填絶縁膜１２６は第１の実施の形態の場合のような物質膜および同じ方法を用い形成できる。ただし、第１の実施の形態のようにギャップ充填絶縁膜１２６を形成する時にトレンチＴ上部コーナー部分にて窒化膜ライナ１２４を分離させるのではなく、厚さだけを薄くする。
【００７６】
このように、トレンチＴの上部コーナー部分の窒化膜ライナ１２４が薄くなれば、平坦化阻止膜として機能した窒化膜ライナ１２４を除去する段階にてトレンチＴの内部に形成された窒化膜ライナ１２４の損傷が緩和される。なぜなら、トレンチＴの上部コーナー部分の窒化膜ライナ１２４が薄くなるほどエッチャントの移動が円滑ではないためである。従って、窒化膜ライナ１２４が分離された場合と程度の差はあるだろうが、同じ種類の技術的効果が達成される。
【００７７】
以上実施の形態を参照として本発明を説明したが、これは例示的なことにすぎない。従って、本発明が属する技術分野で通常の知識を持った者ならば、開示された実施の形態から多様な変形実施の形態または均等な他の実施の形態を案出できることはもちろんである。
【００７８】
【発明の効果】
本発明による素子分離膜製造法は感光膜パターンを蝕刻マスクとして使用してトレンチを形成するために工程が簡単である。さらに、薄い窒化膜ライナを二重に活用できる。すなわち、トレンチ内部に形成する窒化膜ライナはトレンチ側壁の酸化を防止し、半導体基板上に形成された窒化膜ライナは平坦化阻止膜として機能する。そして、トレンチ上部コーナー部分にて窒化膜ライナを分離したり、厚さを薄くするために、平坦化阻止膜として機能した窒化膜ライナを除去しても、トレンチ内部にディボットが生じることを防止できる。合わせて、窒化膜ライナを除去しても陰の傾斜面の露出高が低いために、後続段階を進行して陰の傾斜面を実質的に除去できる。
【図面の簡単な説明】
【図１】 従来のトレンチ素子分離方法が持っている問題点を説明するための工程断面図である。
【図２】 本発明による半導体素子についての実施の形態を図示した断面図である。
【図３】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図４】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図５】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図６】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図７】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図８】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図９】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１０】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１１】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１２】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１３】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１４】 本発明による素子分離膜製造法の第１の実施の形態を図示する工程断面図である。
【図１５】 本発明による素子分離膜製造法の第２の実施の形態を図示する工程断面図である。
【符号の説明】
１００ 半導体基板
１１７ 素子分離膜
１１８ 熱酸化膜
１１９ 窒素膜ライナ
Ｓ1 第１傾斜部
Ｓ2 第２傾斜部
Claims (13)
- （ａ）半導体基板内にトレンチを形成する段階と、
（ｂ）前記トレンチが形成された前記半導体基板の全面に熱酸化膜を形成する段階と、
（ｃ）前記熱酸化膜上に厚さ４０Åないし５００Åの窒化膜ライナを形成する段階と、
（ｄ）前記トレンチをギャップ充填絶縁膜で埋込みつつ、前記トレンチの上部コーナーに形成された前記窒化膜ライナを除去する段階と、
（ｅ）前記窒化膜ライナを平坦化阻止膜として使用して前記半導体基板の全面を平坦化する段階と、
（ｆ）前記ギャップ充填絶縁膜に対する平坦化段階にて露出された窒化膜ライナを除去する段階とを含むことを特徴とするディボット発生を防止し工程が簡単な素子分離膜製造法。 - 前記窒化膜ライナを形成する段階は、厚さ４０Åないし３００Åの窒化膜ライナを形成することを特徴とする請求項１に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ａ）段階は、前記半導体基板上に素子分離領域の幅にパターニングされた感光膜パターンを形成する段階と、前記感光膜パターンを蝕刻マスクとして前記半導体基板を所定深さに蝕刻することにより、前記半導体基板内に前記トレンチを形成する段階と、前記感光膜パターンを除去する段階とを含むことを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、前記トレンチを埋込む前記ギャップ充填絶縁膜を形成しつつ前記トレンチの上部コーナー部分にて前記窒化膜ライナを分離させる段階であることを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、前記トレンチを埋込む前記ギャップ充填絶縁膜を形成しつつ前記トレンチの上部コーナー部分に形成された前記窒化膜ライナを薄くする段階であることを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、物質膜を蒸着できるだけでなく、蒸着される物質膜の蝕刻もできる方法を用いて、ギャップ充填絶縁膜を形成する段階であることを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、蝕刻装置と蒸着装置を行き来してギャップ充填絶縁膜を形成する段階であることを特徴とする請求項１に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、蝕刻工程と蒸着工程をインサイチュで行える装置を用い、ギャップ充填絶縁膜を形成する段階であることを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｄ）段階は、高密度プラズマＣＶＤ法を用い、ギャップ充填絶縁膜を形成する段階であることを特徴とする請求項６に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｆ）段階を進行した後、前記半導体基板上に形成された熱酸化膜を除去する段階と、前記熱酸化膜が除去され露出された前記半導体基板上に犠牲酸化膜を形成する段階と、前記犠牲酸化膜が形成された半導体基板の全面にイオンを注入する段階と、前記犠牲酸化膜を除去する段階とをさらに含むことを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｅ）段階は、酸化セリウム系の研磨剤が含まれたスラリーを使用する化学機械的研磨方法によりギャップ充填絶縁膜を平坦化する段階であることを特徴をする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記（ｅ）段階は、酸化セリウム系の研磨剤と強陰イオン性界面活性剤を含むスラリーを使用する化学機械的研磨方法により前記ギャップ充填絶縁膜を平坦化する段階であることを特徴とする請求項１または２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
- 前記スラリーのｐＨは７程度であることを特徴とする請求項１１または１２に記載のディボット発生を防止し工程が簡単な素子分離膜製造法。
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