KR100839529B1 - 반도체소자의 소자분리막 형성 방법 - Google Patents

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Abstract

본 발명은 모우트의 원인이 되는 라이너질화막의 손실을 방지할 수 있는 반도체소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리막 형성 방법은 트렌치가 구비된 기판을 준비하는 단계; 상기 트렌치의 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막의 일부두께를 산화시켜 산화질화막을 형성하는 단계; 상기 산화질화막 상에 상기 산화질화막 형성시보다 낮은 온도에서 상기 트렌치 내부를 갭필하는 절연막을 형성하는 단계; 및 상기 절연막을 평탄화시키는 단계를 포함하고, 상술한 본 발명은 갭필산화막 증착전에 라이너질화막의 일부를 산화시키므로써 이후 공정 진행에 따른 라이너질화막의 두께 변화로 발생하는 모우트 지역의 게이트산화막 얇아짐 현상을 방지할 수 있어 게이트산화막의 신뢰성을 향상시킬 수 있는 효과가 있다.
소자분리막, 라이너질화막, 고밀도플라즈마, 실리콘산화질화막

Description

반도체소자의 소자분리막 형성 방법{METHOD FOR FABRICATING ISOLATION IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 소자분리막의 구조를 도시한 도면.
도 2a는 종래기술에 따른 모우트 부분에서의 게이트산화막의 얇아짐 현상을나타낸 사진.
도 2b는 라이너질화막이 존재함에 따른 정상적인 경우를 나타낸 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21: 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 26 : 라이너질화막
26A : 실리콘산화질화막 26B : 갭필산화막
27 : 게이트산화막
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 반도체소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로, STI(Shallow Trench Isolation) 공정에서는 트렌치(Trench)에 산화막(Oxide)을 매립하고, 패드질화막(Pad nitride)을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정의 연마정지막(Stopping layer)으로 하여 화학적기계적연마공정을 진행한 후 패드질화막을 제거하여 트렌치에 매립되는 필드산화막(Field oxide)을 형성하므로써 소자를 분리시킨다.
도 1은 종래기술에 따른 소자분리막의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 트렌치(12)가 형성되고, 트렌치(12) 표면에 측벽산화막(Wall oxide, 13)이 형성되며, 측벽산화막(13) 상에 라이너질화막(Liner nitride, 14)이 형성된다.
그리고, 라이너질화막(14) 상에 트렌치(12)를 갭필하는 소자분리막(15)이 형성된다.
그러나, 종래기술은 소자분리막(15)의 모서리 부분이 과도하게 식각되어 소자분리막(15)의 모서리 부분에 인접한 활성영역의 아래부분까지 꺼지는 현상인 모우트(Moat, M)가 발생한다.
이와 같이, 모우트 현상(M)이 발생하면, 후속 게이트산화공정시 소자분리막(15)과 활성영역의 경계면에 발생된 모우트로 인해, 게이트산화막(16)이 수직에 가까운 급경사를 나타내며, 이 때 게이트산화막의 얇아짐 현상(Gate oxide thinning)이 발생하게 된다.
반도체소자의 게이트산화막의 경우, 그 두께의 얇음 등으로 인한 특성상 외부의 작은 전기적인 충격으로 쉽게 그 특성을 잃어버리는 성질을 갖는다.
도 2a는 종래기술에 따른 모우트 부분에서의 게이트산화막의 얇아짐 현상을나타낸 사진이고, 도 2b는 라이너질화막이 존재함에 따른 정상적인 경우를 나타낸 사진이다.
도 2a는 라이너질화막이 후속 공정에서 일부 산화되어 완전히 제거되므로써 특히 모우트 부분 등의 게이트산화막 두께가 급격하게 손실되어 있는 모습이다.
도 2b와 비교했을 때, 모우트 부분에서 게이트산화막이 심하게 얇아지고 있음을 알 수 있다.
이와 같은 게이트산화막의 국부적인 두께 감소는 이후 RCST(Ramp Current Stress Test)의 페일 등을 유발하는 즉, 게이트산화막의 신뢰성을 저하시키는 문제를 유발한다.
종래기술에서 라이너질화막이 일부 산화되는 이유는, 소자분리막(15)으로 사용되는 갭필산화막을 고밀도플라즈마(High Density Plasma) 방법으로 증착할 때, 라이너질화막이 산화되기 때문이다. 이처럼, 산화가 진행되면 라이너질화막은 두께 변화가 발생하게 되고, 후속 패드산화막 제거를 위한 세정 공정에 의해서 라이너질화막의 산화된 부분이 과도하게 식각되어 모우트를 유발하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 모우트의 원인이 되는 라이너질화막의 손실을 방지할 수 있는 반도체소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 소자분리막 형성 방법은 트렌치가 구비된 기판을 준비하는 단계; 상기 트렌치의 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막의 일부 두께를 산화시켜 산화질화막을 형성하는 단계; 상기 산화질화막 상에 상기 산화질화막 형성시보다 낮은 온도에서 상기 트렌치 내부를 갭필하는 절연막을 형성하는 단계; 및 상기 절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하고, 상기 절연막은 고밀도 플라즈마 증착 챔버에서 형성하며, 상기 실리콘산화질화막을 형성하는 산화는 상기 챔버 내에서 인시튜로 진행하는 것을 특징으로 하며, 상기 산화질화막을 형성하는 단계는 0.3∼1.5Torr의 압력과 400∼700℃의 온도를 유지하고, 사일렌(SiH4) 가스, O2, 수소 및 헬륨 가스를 공급하여 진행하는 것을 특징으로 하고, 상기 절연막은 실리콘산화막이며 0.3∼1.5Torr의 압력과 100∼400℃의 온도를 유지하는 챔버 내에서 사일렌 가스, O2 및 헬륨을 공급하여 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 패드산화막(22)은 열산화(Thermal oxidation)를 통해 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 실리콘 기판(21)의 소자분리예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 패드패턴을 형성한다.
다음으로, 패드질화막(23)을 하드마스크로 이용하여, 실리콘 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 STI 구조를 형성하기 위한 얕은 트렌치이다. 한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 플라즈마손상과 같은 누설 전류원이 발생될 수 있다.
이러한 트렌치(24) 표면에 발생된 격자 결함 및 플라즈마손상을 치유하도록, 도 3b에 도시된 바와 같이, 트렌치(24)의 표면을 산화시켜 트렌치(24) 표면에 'SiO2'로 표기되는 산화막(25)을 형성한다. 이와 같이 산화막(25) 형성 공정을 측벽산화(Wall oxidation) 공정이라고 하며, 산화막(25)이 측벽 산화 공정에 의해 형성되므로 '측벽산화막(25)'이라고 일컫는다.
이때, 측벽산화막(25)은 갭필마진을 고려하여 얇은 두께로 형성하는데, 바람직하게, 80Å∼100Å 두께로 형성한다.
도 3b에 도시된 바와 같이, 측벽산화막(25) 상에 라이너질화막(26)을 형성한다. 이때, 라이너질화막(26)은 120∼180Å 두께로 증착한다.
라이너질화막(26)은 실리콘으로 된 실리콘 기판(21)과 이후 트렌치(24) 내부에 매립되어질 고밀도플라즈마 방법에 의한 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 특히 활성영역에 발생되는 결함(defect)이 소자분리막 내부로 확산되는 것을 차단하여 셀영역의 리프레시 특성을 개선시키는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 그 증착방법으로는 저압화학기상증착법(Low Pressure Chemical Vapor Deposition) 또는 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용한다.
도 3c에 도시된 바와 같이, 라이너질화막(26)이 형성된 실리콘기판(21)을 플라즈마 증착 챔버 내부로 로딩시킨다. 이때, 플라즈마 증착 챔버는 고밀도플라즈마 방법으로 실리콘산화막(SiO2)을 증착하기 위한 챔버이다.
위와 같이, 플라즈마 증착 챔버 내부에 실리콘기판(21)을 로딩시킨 후에 실리콘산화막을 증착하기에 앞서, 라이너질화막(26)의 일부를 산화시켜 실리콘산화질화막(26A)을 형성한다.
라이너질화막(26)을 산화시키기 위하여 산화분위기는 산소(Oxygen)와 수소(Hydrogen)을 이용하며, 이로써 라이너질화막(26)의 표면 일부가 Si-O-N 구조의 실리콘산화질화막(26A)으로 변형된다. 자세히 살펴보면, 실리콘산화질화막(26A)은 챔버 내부의 압력을 0.3∼1.5Torr로 유지시키고 기판 온도를 400∼700℃로 유지한 상태에서, 챔버 내부에 사일렌(SiH4) 가스, H2, O2 및 헬륨(He) 가스를 공급하여 형성된다. 여기서, 사일렌(SiH4) 가스는 40∼80sccm, 헬륨(He)은 400∼500sccm, 산소(O2)와 수소(H2)는 각각 40∼100sccm으로 공급한다.
위와 같은 조건에 의해 발생된 플라즈마 내부의 사일렌 가스와 산소가 반응하기 이전에 산소와 라이너질화막(26)이 반응하여 'Si-O-N' 구조의 실리콘산화질화막(26A)이 형성된다. 즉, 사일렌 가스와 산소가 반응하기 이전에 산소와 라이너질화막(26)이 반응하여 'SiON'가 형성되고, 이 SiON는 라이너질화막(26)의 일부를 산화시킨 것이다.
이처럼, 산소와 라이너질화막(26)이 먼저 반응하는 이유는 수소(H2)를 사용하기 때문이며, 수소(H2)는 라이너질화막(26)과 환원 반응을 일으키고, 환원반응에 의해 라이너질화막(26)의 일부가 Si-O-N 구조의 실리콘산화질화막(26A)으로 변질되는 것이다.
상기 실리콘산화질화막(26A)은 50Å 이하(10∼50Å)로 형성되며 이후, 도 3d에 도시된 바와 같이, 챔버 내부에 수소(H2)의 공급을 중단하고 기판 온도를 100∼400℃로 감소시켜 사일렌 가스, 산소 및 헬륨이 반응하도록 하여 트렌치(24) 내부를 갭필하는 갭필산화막(26B)을 형성한다. 즉, 실리콘산화질화막(26A) 상에 갭필산화막(26B)이 형성되도록 한다. 한편, 갭필산화막(26B) 증착시에 실리콘산화질화막(26A)보다 공정 온도가 낮은 이유는, 갭필산화막(26B) 증착시에 온도가 400℃보다 더 높으면 산화막 증착보다는 라이너질화막(26)의 추가 산화가 발생하기 때문이다. 따라서, 갭필산화막(26B) 증착시에는 기판 온도를 100∼400℃로 감소시키는 것이다. 바람직하게, 갭필산화막(26B) 증착은, 챔버 내부에 사일렌(SiH4) 가스, O2 및 헬륨(He) 가스를 공급하여 형성하며, 사일렌(SiH4) 가스는 40∼80sccm, 헬륨(He)은 400∼500sccm, 산소(O2)는 40∼100sccm으로 공급한다.
전술한 바와 같이, 고밀도플라즈마 방법을 이용하여 갭필산화막(26B)을 증착할 때, 갭필산화막(26B)을 증착하기에 앞서 라이너질화막(26)의 일부를 인시튜로 산화처리시키므로써 실리콘산화질화막(26A)을 형성한다. 실리콘산화질화막(26A)과 갭필산화막(26B)은 모두 고밀도플라즈마 증착 챔버내에서 인시튜로 형성한다.
도 3e에 도시된 바와 같이, 화학적기계적연마(CMP)를 진행하여 트렌치(24) 내부에 매립되는 소자분리막(26B)을 형성한다.
이후, 패드질화막(23)을 제거하고, 패드산화막(22)을 제거한다. 이때, 패드산화막(22) 제거시에 실리콘산화질화막(26A)은 패드산화막(22)보다 식각률이 느리 기 때문에 손실이 발생하지 않는다.
이와 같이, 실리콘산화질화막(26A)의 손실이 발생하지 않으면, 라이너질화막(26)의 두께 손실이 억제되어 모우트가 발생되지 않는다.
이어서, 게이트산화막(27)을 형성한다. 이때, 라이너질화막(26)의 손실이 억제되어 모우트가 방지되므로, 게이트산화막(27)의 얇아짐 현상이 발생하지 않는다.
상술한 실시예에 따르면, 라이너질화막(26)의 일부 산화처리에 의한 "Si-O-N" 의 실리콘산화질화막(26A) 구조로 형성되면서 실리콘에 대한 스트레스는 증가없이 유지하면서 라이너질화막(26) 위로 일종의 버퍼막(Buffer layer)이 형성되어 이후 공정 진행에 의한 직접적인 라이너 질화막(26)의 두께 손실을 방지하게 된다, 이러한 라이너질화막(26)의 손실 방지로 이후 모우트 지역에서의 게이트산화막어택(Gate Oxide Attack)이 방지되어 전기적 신뢰도가 증가하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 갭필산화막 증착전에 라이너질화막의 일부를 산화시키므로써 이후 공정 진행에 따른 라이너질화막의 두께 변화로 발생하는 모우트 지역의 게 이트산화막 얇아짐 현상을 방지할 수 있어 게이트산화막의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 트렌치가 구비된 기판을 준비하는 단계;
    상기 트렌치의 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 상에 라이너질화막을 형성하는 단계;
    상기 라이너질화막의 일부 두께를 산화시켜 산화질화막을 형성하는 단계;
    상기 산화질화막 상에 상기 산화질화막 형성시보다 낮은 온도에서 상기 트렌치 내부를 갭필하는 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화시키는 단계
    를 포함하는 반도체소자의 소자분리막 형성 방법.
  2. 제1항에 있어서,
    상기 절연막은 고밀도 플라즈마 증착 챔버에서 형성하며, 상기 산화질화막을 형성하는 산화는 상기 챔버 내에서 인시튜로 진행하는 반도체소자의 소자분리막 형성 방법.
  3. 제2항에 있어서,
    상기 산화질화막을 형성하는 단계는,
    0.3∼1.5Torr의 압력과 400∼700℃의 온도를 유지하고, 사일렌(SiH4) 가스, O2, 수소 및 헬륨 가스를 공급하여 실리콘산화질화막으로 형성하는 반도체소자의 소자분리막 형성 방법.
  4. 제3항에 있어서,
    상기 사일렌(SiH4) 가스는 40∼80sccm, 상기 헬륨은 400∼500sccm, 상기 O2와 수소는 각각 40∼100sccm으로 공급하는 반도체소자의 소자분리막 형성 방법.
  5. 제1항에 있어서,
    상기 절연막은 실리콘산화막이며,
    0.3∼1.5Torr의 압력과 100∼400℃의 온도를 유지하는 챔버 내에서 사일렌(SiH4) 가스, O2 및 헬륨을 공급하여 형성하는 반도체소자의 소자분리막 형성 방법.
  6. 제5항에 있어서,
    상기 사일렌(SiH4) 가스는 40∼80sccm, 헬륨(He)은 400∼500sccm, O2는 40∼100sccm으로 공급하는 반도체소자의 소자분리막 형성 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 라이너질화막은 120∼180Å 두께로 증착하는 반도체소자의 소자분리막 형성 방법.
  8. 제7항에 있어서,
    상기 산화질화막은,
    상기 라이너질화막을 10∼50Å 두께 산화시켜 형성하는 반도체소자의 소자분리막 형성 방법.
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