KR20070008114A - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 특히, 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계와, 상기 패드 패턴을 마스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내벽에 희생 산화막을 형성하는 단계와, 상기 희생 산화막이 형성된 결과물 전면에 소정 두께의 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 수소 가스 분위기에서 어닐링하는 단계와, 상기 어닐링된 폴리실리콘막을 산화시켜 버퍼 산화막을 형성하는 단계 및 상기 버퍼 산화막이 형성된 결과물 전면에 갭필 산화막을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 소자의 소자분리막 제조방법에 관한 것이다.
소자분리막, STI, 보이드, 매립 불량, 에스펙트 비

Description

반도체 소자의 소자분리막 제조방법{Method for forming the isolation layer of semiconductor device}
도 1은 종래 기술에 따라 제조된 소자분리막의 문제점을 설명하기 위해 소자분리막의 구조를 개략적으로 나타낸 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 3은 도 2c를 나타낸 SEM 사진.
도 4는 도 2d를 나타낸 SEM 사진.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘 기판 110 : 패드 산화막
120 : 패드 질화막 130 : 트렌치
140 : 희생 산화막 150 : 폴리실리콘막
150A : 버퍼 산화막 160 : 갭필 산화막
200 : 보이드(void)
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 에스펙트 비가 높은 트렌치 매립 공정 시, 매립 불량으로 인해 보이드가 발생하는 것을 방지하는 반도체 소자의 소자 분리막 제조방법에 관한 것이다.
일반적으로, 실리콘 기판 상에 트랜지스터와 커패시터 등을 형성하기 위하여 실리콘 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
상기 소자분리영역을 형성하는 공정에 있어서는, 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 갭필 산화막을 매립시킨 후, 화학기계적 연마공정으로 이 갭필 산화막의 불필요한 부분을 폴리싱(polishing)함으로써, 소자분리막을 실리콘 기판 내에 형성시키는 STI(shallow trench isolation) 공정이 최근에 많이 이용되고 있다.
그런데, 최근 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 소자분리막의 크기 또한 작아지게 되어 소자분리막을 형성하기 위한 트렌치의 에스펙트 비(aspect ratio)가 높아지고 있다.
그러나, 이와 같이, 상기 트렌치의 에스펙트 비가 높아지게 되면, 소자분리막을 형성하기 위해 갭필 산화막(160)으로 트렌치를 매립할 때, 도 1에 도시한 바와 같이, 트렌치의 높은 에스펙트 비로 인해 트렌치 내에 보이드(200)와 같은 매립 불량이 발생하게 되는 문제가 있다(도 1은 종래 기술에 따라 제조된 소자분리막의 문제점을 나타낸 도면).
도 1에서 미설명한 도번부호 100은 실리콘 기판, 110은 패드 산화막, 120은 패드 질화막 및 140은 희생 산화막을 각각 지칭한다.
또한, 이러한 보이드는 소자분리막으로서의 기능을 상실하게 하며, 즉, 이웃하는 활성 영역이 서로 단락되어 소자의 특성 및 신뢰성을 저하시키게 되는 바, 소자의 제조 수율 또한 감소시키는 문제가 있다.
따라서, 최근에는 STI, 즉 트렌치를 이용한 소자 분리막 형성 공정시, 보이드 발생에 따른 매립 불량을 방지하기 위한 방안이 절실히 필요하다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 소자의 고집적화로 인하여 증가하고 있는 트렌치의 에스펙트 비를 최소화시켜, 소자분리막 형성을 위한 트렌치 매립 공정시, 높은 에스펙트 비로 인해 보이드와 같은 매립 불량의 발생을 방지할 수 있는 반도체 소자의 소자분리막 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계와, 상기 패드 패턴을 마스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내벽에 희생 산화막을 형성하는 단계와, 상기 희생 산화막이 형성된 결과물 전면에 소정 두께의 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 수소 가스 분위기에서 어닐링하는 단계와, 상기 어닐링된 폴리실리콘막을 산화시켜 버퍼 산화막을 형성하는 단계 및 상기 버퍼 산화막이 형성된 결과물 전면에 갭필 산화막을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 소자의 소자분리막 제조방법을 제공한다.
또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 폴리실리콘막은 SiH4 가스를 소스 가스로 하여, 600℃ 이상의 온도에서 150Å~250Å 두께로 형성하는 것이 바람직하다. 이는 상기 트렌치의 내벽에 폴리실리콘막을 균일하게 증착하기 위함이다.
또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 폴리실리콘막을 수소 가스 분위기에서 어닐링하는 단계는 900℃ 이상의 온도에서 120초~180초 동안 RTP 어닐링하는 것이 바람직하다. 이와 같이, 상기 폴리실리콘막은 수소 가스 분위기에서 900℃ 이상의 고온 어닐링하게 되면, 폴리실리콘막의 실리콘(Si) 원자가 스트레스가 강한 지역에서 약한 지역으로 이동한다. 즉, 스트레스가 강한 트렌치의 상부 및 하부 모서리에 위치하던 폴리실리콘막의 실리콘 원자를 모서리의 주변부로 이동시켜 트렌치 모서리 부분을 라운딩지게 형성하는 것이 가능하다.
또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 버퍼 산화막은, 상기 어닐링된 폴리실리콘막을 900℃ 이상의 온도에서 H2O 및 O2 가스를 사용하여 습식 산화시켜 형성하는 것이 바람직하다.
즉, 상기 본 발명에 따른 소자분리막 제조방법에 의하면, 최근 소자의 고집적화로 인해 높아지고 있는 트렌치의 에스펙트 비를 상기 버퍼 산화막 즉, 산화처리한 어닐링된 폴리실리콘막에 의해 최소화시키는 것이 가능하여, 종래 기술에 따른 문제점으로, 트렌치의 높은 에스펙트 비로 인해 트렌치 매립 공정시, 발생하던 보이드와 같은 매립 불량의 발생을 방지할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체소자의 소자분리막 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 실리콘 기판(100) 상에 패드 산화막(110)과 패드 질화막(120)이 순착 적층되어 있는 구조의 패드 패턴을 형성한다. 이때, 상기 패드 산화막(110)은 약 100Å 정도의 두께로 증착되어 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화시키는 역할 및 후속 패드 질화막(120) 제거 시, 식각정지막 역할을 한다. 또한, 상기 패드 질화막(120)은 약 1000Å 두께로 증착되어 후속 트렌치 식각공정에서 식각 마스크로 사용할 수 있으며, 혹은 후속 화학기계적연마 공정에서 식각정지막으로 사용할 수 있다.
이어서, 상기 패드 패턴을 식각마스크로 하여 실리콘 기판(100)을 식각하여 실리콘 기판(100) 내에 소정 깊이를 가지는 트렌치(130)를 형성한다.
한편, 상기 트렌치(130)는 최근 디램 셀의 고집적화로 인하여 소자의 디자인 룰이 감소됨에 따라, 소자분리막의 크기 또한 작아지게 되어 높은 에스펙트 비(aspect ratio)를 가지게 형성된다.
그 다음, 도 2b에 도시한 바와 같이, 상기 트렌치(130)를 통해 노출된 실리콘 기판(100)의 표면을 희생산화시켜서 상기 트렌치(130) 내벽에 희생산화막(140)을 형성한다. 상기 희생산화막(140)은 트렌치(130) 형성을 위한 식각 공정에 의해 손상된 트렌치(130) 내벽 즉, 손상된 실리콘 기판의 표면 격자를 보상하는 역할을 한다.
이어서, 도 2c에 도시한 바와 같이, 상기 희생산화막(140)이 형성된 결과물 전면에 폴리실리콘막(150)을 형성한다. 상기 폴리실리콘막(150)은 최근 소자의 고집적화로 인해 높아지고 있는 트렌치의 에스펙트 비를 최소화시키기 위한 것으로, 본 발명에 따른 실시예에서는 SiH4 가스를 소스(source) 가스로 하여, 600℃ 이상의 온도에서 150Å 내지 250Å 두께로 형성한다. 이에 따라, 상기 트렌치(130) 내벽에도 균일한 두께의 폴리실리콘막(150)을 형성할 수 있다.
그 다음, 도 2d에 도시한 바와 같이, 상기 폴리실리콘막(150)을 수소(H2) 가스 분위기에서 어닐링한다. 이때, 상기 어닐링 공정은 900℃ 이상의 온도에서 120초 내지 180초 동안 급속 열처리(RTP, Rapid thermal process)하는 것이 바람직하다.
이와 같이, 상기 폴리실리콘막(150)을 수소 가스 분위기에서 고온 어닐링하게 되면, 실리콘(Si) 원자가 스트레스가 강한 곳에서 약한 곳 즉, 트렌치의 상부 및 하부 모서리에서 그 이외의 부분으로 트렌치(130)의 표면을 따라 이동하려 하기 때문에, 트렌치(130)의 상부 및 하부 모서리를 라운딩지게 할 수 있다.
그러면, 상기와 같은 폴리실리콘막의 실리콘 원자의 이동에 대하여 도 3 및 도 4를 참고하여 보다 상세하게 설명한다.
도 3은 도 2c를 나타낸 SEM 사진이고, 도 4는 도 2d를 나타낸 SEM 사진이다. 즉, 도 3은 어닐닝하기 전의 폴리실리콘막 상태를 나타낸 사진이고, 도 4는 어닐닝한 후의 폴리실리콘막 상태를 나타낸 사진이다.
상기 도 3 및 도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 폴리실리콘막(150)은 수소 가스 분위기에서 고온 어닐링하게 되면, 스트레스가 강한 트렌치(130)의 상부 및 하부 모서리에서 그 이외의 영역으로(화살표 참조) 실리콘(Si) 원자가 이동한다.
상기와 같이, 실리콘 원자가 이동하게 되면, 상기 트렌치의 상부 모서리 부분에서는 폴리실리콘막의 두께가 얇아지면서 라운딩되고, 상기 트렌치의 하부 모서 리 부분에서는 트렌치 측벽에서 흘러내린 실리콘 원자에 의해 폴리실리콘의 두께가 두꺼워지면서 라운딩된다. 특히, 상기 트렌치의 하부면에 위치하던 폴리실리콘막은 트렌치의 측벽에서 흘러내린 폴리실리콘막에 의해 두께가 더욱 두껍게 형성되며, 이에 따라, 소자의 고집적화로 높은 에스펙트 비를 가지는 트렌치의 에스펙트 비를 최소화시킬 수 있다.
그런 다음, 도 2e에 도시한 바와 같이, 상기 어닐링된 폴리실리콘막(도 2d의 도면부호 150 참조)을 900℃ 이상의 온도에서 H2O 및 O2 가스를 사용하여 습식 산화시켜 버퍼 산화막(150A)을 형성한다. 이때, 상기 버퍼 산화막(150A)은 어닐링된 폴리실리콘막이 900℃ 이상의 고온 산화로 인해 부피 팽창하여 형성되기 때문에, 트렌치 내벽의 기울기를 더욱 완화시키는 동시에 트렌치의 깊이 또한 더욱 낮추어 후속 매립 공정시, 매립할 트렌치의 에스펙트 비를 더욱 최소화시킬 수 있다.
그 다음, 도 2f에 도시한 바와 같이, 상기 버퍼 산화막이 형성된 결과물 전면에 갭필 산화막을 두껍게 증착하여 트렌치를 매립한다. 이때, 상기 트렌치는 상기 버퍼 산화막으로 인해 낮은 에스펙트 비를 가짐으로써, 종래 트렌치의 높은 에스펙트 비로 인해 발생하던 보이드와 같은 매립불량의 발생을 최소화할 수 있다.
즉, 상기와 같은, 본 발명은 최근 소자의 고집적화로 인해 높은 에스펙트 비를 가지는 트렌치 내벽에 상기와 같은 버퍼 산화막을 형성하여, 이웃하는 활성 영역을 안전하게 격리할 수 있는 트렌치의 깊이는 그대로 유지하는 동시에, 갭필 산화막을 매립하기 위한 트렌치의 에스펙트 비는 최소화하여, 트렌치의 매립 특성을 우수하게 할 수 있다.
그런 다음, 도시하지는 않았지만, 통상의 소자분리막을 형성하기 위한 후속 공정인 패드 패턴 제거 공정 및 평탄화 공정 등을 진행하여 트렌치에 갭필 산화막이 매립되어 있는 소자분리막을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 트렌치의 에스펙트 비를 최소화시켜, 소자분리막 형성을 위한 트렌치 매립 공정시, 높은 에스펙트 비로 인해 보이드와 같은 매립 불량이 발생하는 종래 기술의 문제점을 방지할 수 있다.
따라서, 상기 매립 불량에 의해 소자분리막이 제 기능을 할 수 없게 되어 소자의 특성 및 신뢰성을 저하시키는 문제점을 방지함으로서, 소자의 특성 및 신뢰성 향상에 크게 기여할 수 있다.

Claims (6)

  1. 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계;
    상기 패드 패턴을 마스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 희생 산화막을 형성하는 단계;
    상기 희생 산화막이 형성된 결과물 전면에 소정 두께의 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 수소 가스 분위기에서 어닐링하는 단계;
    상기 어닐링된 폴리실리콘막을 산화시켜 버퍼 산화막을 형성하는 단계; 및
    상기 버퍼 산화막이 형성된 결과물 전면에 갭필 산화막을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 소자의 소자분리막 제조방법.
  2. 제1항에 있어서,
    상기 폴리실리콘막은, SiH4 가스를 소스 가스로 하여 600℃ 이상의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  3. 제1항에 있어서,
    상기 폴리실리콘막은 150Å 내지 250Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막을 수소 가스 분위기에서 어닐링하는 단계는, 900℃ 이상의 온도에서 120초 내지 180초 동안 RTP 어닐링하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 제1항에 있어서,
    상기 버퍼 산화막은, 상기 어닐링된 폴리실리콘막을 900℃ 이상의 온도에서 습식 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  6. 제5항에 있어서,
    상기 습식 산화는 H2O 및 O2 가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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