KR20040036958A - 반도체소자의 소자분리절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 트렌치(trench)를 이용한 소자분리공정 시 트렌치의 매립 특성을 향상시키는 방법에 관한 것이다. 이를 위하여 실리콘기판의 소자분리영역에 트렌치를 형성하고, 상기 트렌치의 측벽에 절연막 스페이서를 형성한 다음, 상기 트렌치 저부의 실리콘기판을 선택적 에피택셜 성장방법으로 소정 두께의 실리콘층을 형성한 후 상기 실리콘층을 H2가스를 이용한 어닐링 공정에 의해 평탄화시키고, 산화막으로 상기 트렌치를 매립시킨 다음, 평탄화식각공정에 의해 소자분리절연막을 형성함으로써 소자분리영역이 넓은 주변회로영역에서 패셋(facet) 현상이 발생하여 후속 노광공정 시 난반사를 일으키는 것을 방지하고, 그에 따른 반도체소자의 고집적화를 유리하게 한다.
Description
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 보다 상세하게 트렌치 저부의 실리콘기판을 선택적 에피택셜 성장방법으로 소정 두께의 실리콘층을 형성하고 평탄화시켜 매립 특성을 향상시키는 반도체소자의 소자분리절연막 형성방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 영역을 축소하는 것과, 소자 간에 존재하는 소자분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소 정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 크기(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅(bird's beak) 길이와 큰 체적비를 요구하고 있다.
그러나 종래의 로코스(LOCOS : LOCal Oxidation of Silicon) 방법은 소자분리절연막이 얇아지는 문제와 버즈빅 현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있기 때문에 게이트전극의 선폭이 0.18㎛ 이하인 DRAM에서는 얕은 트렌치를 이용한 소자분리(shallow trench isolation, STI) 공정이 적용되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 공정 단면도이고, 도 2a 및 도 2b 는 셀 영역 및 주변회로영역에 형성된 선택적 에피택셜 실리콘층의 사진으로서, 서로 연관지어 설명한다.
먼저, 실리콘기판(11) 상부에 패드산화막(13)과 제1질화막(15)을 순차적으로 형성한다.
다음, 상기 제1질화막(15) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(17)을 형성한다. (도 1a 참조)
그 다음, 상기 감광막패턴(17)을 식각마스크로 상기 제1질화막(15), 패드산화막(13) 및 소정 두께의 실리콘기판(11)을 식각하여 제1질화막(15) 패턴, 패드산화막(13) 패턴 및 트렌치(19)를 형성한다.
다음, 상기 감광막패턴(17)을 제거한다. (도 1b 참조)
그 다음, 상기 구조를 600 ∼ 1200℃에서 열산화시켜 상기 트렌치(19)의 표면에 50 ∼ 500Å 두께의 열산화막(21)을 형성한다. 이때, 상기 열산화공정은 습식 또는 건식 산화방법으로 실시되며, 상기 열산화막(21)은 상기 트렌치(19) 측벽의 실리콘기판(11)과 후속공정으로 형성되는 선택적 에피택셜 성장방법으로 형성되는 실리콘층 및 매립산화막과의 계면 특성을 유지하여 누설전류를 감소시키기 위한 것이다. 일반적으로 STI 구조에서는 반드시 필요한 공정이며 계면 특성이 가장 우수하다. (도 1c 참조)
다음, 전체표면 상부에 제2질화막(23)을 100 ∼ 500Å 두께로 형성한다. 이때, 상기 제2질화막(23)은 후속 공정에서 트렌치(19) 매립 후 실시되는 열처리공정으로 발생되는 스트레스 및 산화제(oxidant)의 침투를 방지하여 소자의 리프레쉬특성을 개선하는 특징을 갖는다. 상기 제2질화막(23)은 소자에 따라 생략될 수도 있다. (도 1d 참조)
그 다음, 상기 제2질화막(23)을 전면식각하여 상기 제1질화막(15)패턴, 패드산화막(13) 패턴 및 트렌치(19) 측벽에 질화막 스페이서(24)를 형성한다.
다음, 상기 질화막 스페이서(24) 및 제1질화막(15) 패턴을 식각마스크로 상기 열산화막(21)을 식각하여 상기 트렌치(19) 저부의 실리콘기판(11)을 노출시킨다. (도 1e 참조)
그 다음, 선택적 에피택셜 성장공정을 실시하여 상기 노출된 실리콘기판(11)에 에피택셜 실리콘층(25)을 형성한다. (도 1f 참조)
도 2a 및 도 2b를 참조하면, 도 2a 는 셀 영역에서 형성된 선택적 에피택셜 실리콘층으로서 좁은 영역에 비교적 평탄하게 형성되어 있지만, 도 2b 는 주변회로영역의 선택적 에피택셜 실리콘층으로 "A"부분과 같이 가장자리에서 단차가 발생하는 패셋(facet) 현상이 발생한다.
다음, 전체표면 상부에 매립산화막(도시안됨)을 형성한다. 이때, 상기 매립산화막은 고밀도 플라즈마 산화막(high density plasma oxide) 등으로 형성된다.
그 다음, 상기 매립절연막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거한다. 이때, 상기 CMP 공정은 상기 제1질화막(15)패턴을 연마장벽으로 사용하여 실시된다.
다음, 상기 제1질화막(15)패턴을 습식식각공정으로 제거한다. 이때, 상기 습식식각공정은 인산용액을 식각용액으로 이용하여 실시된다. (도 1g 참조)
상기와 같이 종래기술에 따른 반도체소자의 소자분리절연막 형성방법은, 소자가 고집적화되어 감에 따라 종횡비가 증가하여 트렌치를 매립하기 어렵기 때문에 트렌치의 저부에 소정 두께의 선택적 에피택셜 실리콘층을 형성한 후 산화막을 매립하였다. 그러나 소자분리영역이 넓은 주변회로영역의 트렌치 저부에 선택적 에피택셜 실리콘층을 형성할 때 도 1g 및 도 2b 의 "A"부분과 같이 실리콘층의 가장자리에 단차가 발생하는 패셋 현상이 발생하여 후속 노광 공정 시 난반사를 일으키고, 매립특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 저부에 선택적 에피택셜 실리콘층을 소정 두께 형성한 후 H2가스를 이용한어닐링 공정을 실시하여 상기 실리콘층을 평탄화시킴으로써 패셋 현상의 발생을 방지하여 후속 공정을 용이하게 하는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 공정 단면도.
도 2a 는 셀영역에 형성된 선택적 에피택셜 실리콘층의 사진.
도 2b 는 주변회로영역에 형성된 선택적 에피택셜 실리콘층의 사진.
도 3a 내지 도 3h 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 공정 단면도.
도 4a 는 트렌치 저부에 불균일하게 형성된 선택적 에피택셜 실리콘층의 사진.
도 4b 는 트렌치 저부에 균일하게 형성된 선택적 에피택셜 실리콘층의 사진.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 실리콘기판 13, 33 : 패드산화막
15, 35 : 제1질화막 17, 37 : 감광막패턴
19, 39 : 트렌치 21, 41 : 열산화막
23, 43 : 제2질화막 24, 44 : 질화막 스페이서
25, 45 ; 에피택셜 실리콘층 27, 47 : 소자분리절연막
46 : 평탄화된 에피택셜 실리콘층
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,
실리콘기판 상부에 소자분리영역을 노출시키는 절연막패턴 및 트렌치를 형성하는 공정과,
상기 트렌치 표면에 열산화막을 형성하는 공정과,
상기 구조 상부에 소정 두께의 질화막을 형성하는 공정과,
상기 질화막을 전면식각하여 상기 절연막패턴 및 트렌치 측벽에 질화막 스페이서를 형성하는 공정과,
상기 절연막패턴 및 질화막 스페이서를 식각마스크로 상기 열산화막을 식각하여 상기 실리콘기판을 노출시키는 공정과,
상기 노출된 실리콘기판 상부에 선택적 에피택셜 성장방법으로 소정 두께의 실리콘층을 형성하는 공정과,
상기 실리콘층을 어닐링하여 평탄화시키는 공정과,
상기 구조 상부에 매립절연막을 형성하고, 평탄화시켜 소자분리절연막을 형성하는 공정을 포함하는 것과,
상기 절연막패턴은 패드산화막과 질화막의 적층구조인 것과,
상기 열산화막은 상기 트렌치의 표면을 600 ∼ 1200℃에서 열산화시켜 50 ∼ 500Å 두께로 형성되는 것과,
상기 질화막은 100 ∼ 500Å 두께로 형성되는 것과,
상기 어닐링공정은 H2가스를 이용하여 실시하는 것과,
상기 어닐링공정은 600 ∼ 1200℃에서 실시하는 것과,
상기 어닐링공정은 H2가스에 N2가스를 첨가하여 실시되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 3a 내지 도 3h 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 실리콘기판(31) 상부에 패드산화막(33)과 제1질화막(35)을 순차적으로 형성한다.
다음, 상기 제1질화막(35) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(37)을 형성한다. (도 3a 참조)
그 다음, 상기 감광막패턴(37)을 식각마스크로 상기 제1질화막(35), 패드산화막(33) 및 소정 두께의 실리콘기판(31)을 식각하여 제1질화막(35) 패턴, 패드산화막(33) 패턴 및 트렌치(39)를 형성한다.
다음, 상기 감광막패턴(37)을 제거한다. (도 3b 참조)
그 다음, 상기 구조를 600 ∼ 1200℃에서 열산화시켜 상기 트렌치(39)의 표면에 50 ∼ 500Å 두께의 열산화막(41)을 형성한다. 이때, 상기 열산화공정은 습식 또는 건식 산화방법으로 실시되며, 상기 열산화막(41)은 상기 트렌치(39) 측벽의 실리콘기판(31)과 후속공정으로 형성되는 선택적 에피택셜 성장방법으로 형성되는 실리콘층 및 매립산화막과의 계면 특성을 유지하여 누설전류를 감소시키기 위한 것이다. 일반적으로 STI 구조에서는 반드시 필요한 공정이며 계면 특성이 가장 우수하다. (도 3c 참조)
다음, 전체표면 상부에 제2질화막(43)을 100 ∼ 500Å 두께로 형성한다. 이때, 상기 제2질화막(43)은 후속 공정에서 트렌치(39) 매립 후 실시되는 열처리공정으로 발생되는 스트레스 및 산화제(oxidant)의 침투를 방지하여 소자의 리프레쉬특성을 개선하는 특징을 갖는다. 상기 제2질화막(43)은 소자에 따라 생략될 수도 있다. (도 3d 참조)
그 다음, 상기 제2질화막(43)을 전면식각하여 상기 제1질화막(35)패턴, 패드산화막(33) 패턴 및 트렌치(39) 측벽에 질화막 스페이서(44)를 형성한다. 이때, 상기 열산화막(41)은 상기 제2질화막(43) 식각 시 완충막으로 사용된다.
다음, 상기 질화막 스페이서(44) 및 제1질화막(35) 패턴을 식각마스크로 상기 열산화막(41)을 식각하여 상기 트렌치(39) 저부의 실리콘기판(31)을 노출시킨다. (도 3e 참조)
그 후, 상기 구조를 세정한다. 상기 세정공정은 인시튜로 실시되며 급속 열처리공정에 의해 실시된다. 이는 상기 트렌치(39) 저부에 잔류하는 열산화막(41)이나 식각 잔류물 등을 제거하여 후속 공정으로 형성되는 에피택셜 실리콘층(45)을 균일하게 형성되도록 하기 위함이다.
그 다음, 선택적 에피택셜 성장공정을 실시하여 상기 노출된 실리콘기판(31)에 에피택셜 실리콘층(45)을 형성한다. 이때, 상기 에피택셜 실리콘층(45)은 750 ∼ 850℃ 의 온도 및 5 ∼ 100Torr의 압력 하에서 MS(SiH4)/H2/HCl 또는 DSC(SiH2Cl2)/H2/HCl 혼합가스를 이용한 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD)방법에 의해 형성된다. 여기서, 상기 MS(SiH4)/H2/HCl 혼합가스는 MS(SiH4)가 0.1 ∼ 1slm, H2가 30 ∼ 150slm, HCl이 0.5 ∼ 5slm 혼합되어있고, 상기 DSC(SiH2Cl2)/H2/HCl 혼합가스는 DSC(SiH2Cl2)이 0.1 ∼ 1slm, H2가 30 ∼ 150slm, HCl이 0 ∼ 1.0slm 이 각각 혼합되어 있다.
한편, 상기 에피택셜 실리콘층(45)을 UHV-CVD 장비에서 형성하는 경우 상기 트렌치(39) 저부를 700 ∼ 750℃ 의 온도 및 10 ∼ 7Torr의 진공 분위기에서 10 ∼ 200초간 세정한다.
그 후, 600 ∼ 750℃ 의 온도 및 1 ∼ 50mTorr의 압력 하에서 Si2H6/H2/Cl 혼합가스를 이용하여 에피택셜 실리콘층(45)을 형성한다. 이때, 상기 Si2H6는 1 ∼ 20sccm, H2는 1 ∼ 100sccm, Cl는 0.01 ∼ 5sccm을 사용한다. (도 3f 참조)
도 4a 및 도 4b를 참조하면, 도 4a 는 상기 트렌치(39) 표면에 열산화막(41)이 불완전하게 제거되어 에피택셜 실리콘층(45)이 불균일하게 형성된 것을 나타내고, 도 4b 는 트렌치(39) 표면에 열산화막(41)이 완전하게 제거되어 에피택셜 실리콘층(45)이 균일하게 형성된 것을 나타낸다.
그 후 상기 에피택셜 실리콘층(45)을 H2가스를 이용한 어닐링 공정으로 평탄화시킨다. 이때, 상기 어닐링 공정은 600 ∼ 1200℃에서 실시되고, 인 시튜(in-situ) 또는 엑시튜(ex-situ)로 진행될 수 있다. 상기 어닐링 공정이 엑시튜로 진행되는 경우 싱글 타입의 다결정실리콘층 증착 장비인 센튜라(centura) 장비 등을 이용할 수 있다.
한편, 상기 어닐링공정 시 상기 에피택셜 실리콘층(45)의 평탄화 속도는 N2가스를 이용하여 조절할 수 있으며, 상기 N2가스를 희석하면 평탄화 속도를 줄일 수 있다. (도 3g 참조)
다음, 전체표면 상부에 매립산화막(도시안됨)을 형성한다. 이때, 상기 매립산화막은 고밀도 플라즈마 산화막 등으로 형성된다.
그 다음, 상기 매립산화막을 CMP공정으로 제거하여 소자분리절연막(47)을 형성한다. 이때, 상기 CMP 공정은 상기 제1질화막(35)패턴을 연마장벽으로 사용하여 실시된다.
다음, 상기 제1질화막(35)패턴을 습식식각공정으로 제거한다. 이때, 상기 습식식각공정은 인산용액을 식각용액으로 이용하여 실시된다. (도 3h 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, 실리콘기판의 소자분리영역에 트렌치를 형성하고, 상기 트렌치의 측벽에 절연막 스페이서를 형성한 다음, 상기 트렌치 저부의 실리콘기판을 선택적 에피택셜 성장방법으로 소정 두께의 실리콘층을 형성한 후 상기 실리콘층을 H2가스를 이용한 어닐링 공정에 의해 평탄화시키고, 산화막으로 상기 트렌치를 매립시킨 다음 평탄화식각공정에 의해 소자분리절연막을 형성함으로써 소자분리영역이 넓은 주변회로영역에서 패셋(facet) 현상이 발생하여 후속 노광공정 시 난반사를 일으키는 것을 방지하고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.
Claims (7)
- 실리콘기판 상부에 소자분리영역을 노출시키는 절연막패턴 및 트렌치를 형성하는 공정과,상기 트렌치 표면에 열산화막을 형성하는 공정과,상기 구조 상부에 소정 두께의 질화막을 형성하는 공정과,상기 질화막을 전면식각하여 상기 절연막패턴 및 트렌치 측벽에 질화막 스페이서를 형성하는 공정과,상기 절연막패턴 및 질화막 스페이서를 식각마스크로 상기 열산화막을 식각하여 상기 실리콘기판을 노출시키는 공정과,상기 노출된 실리콘기판 상부에 선택적 에피택셜 성장방법으로 소정 두께의 실리콘층을 형성하는 공정과,상기 실리콘층을 어닐링하여 평탄화시키는 공정과,상기 구조 상부에 매립절연막을 형성하고, 평탄화시켜 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 절연막패턴은 패드산화막과 질화막의 적층구조인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 열산화막은 상기 트렌치의 표면을 600 ∼ 1200℃에서 열산화시켜 50 ∼ 500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 질화막은 100 ∼ 500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 어닐링공정은 H2가스를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 어닐링공정은 600 ∼ 1200℃에서 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 어닐링공정은 H2가스에 N2가스를 첨가하여 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
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