KR20020053560A - 반도체 소자의 분리막 형성 방법 - Google Patents

반도체 소자의 분리막 형성 방법 Download PDF

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KR20020053560A KR1020000083223A KR20000083223A KR20020053560A KR 20020053560 A KR20020053560 A KR 20020053560A KR 1020000083223 A KR1020000083223 A KR 1020000083223A KR 20000083223 A KR20000083223 A KR 20000083223A KR 20020053560 A KR20020053560 A KR 20020053560A
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박성훈
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Abstract

본 발명은 반도체 소자의 분리막 형성 방법에 관한 것으로, 갭 충진을 선택적인 에피텍셜 성장(SEG)로 먼저 진행한 후 후속으로 갭 충진을 실시함으로써 갭 충전시 발생하는 보이드를 억제시킨 것에 관한 것이다. 이를 위한 본 발명의 반도체 소자의 분리막 형성 방법은 실리콘 기판상에 패드 산화막과 패드 질화막을 순차적으로 형성한 후 상기 패드 질화막 상부에 레지스트 패턴을 형성하는 단계와, 상기 레지스트 패턴을 마스크로 하여 상기 패드 질화막, 상기 패드 산화막 및 상기 실리콘 기판을 소정 깊이만큼 식각하여 샬로우 트렌치를 형성하는 단계와, 상기 패드 질화막 상부 및 상기 샬로우 트렌치 내부로 질소를 주입하는 단계와, 상기 패드 질화막의 상부 및 상기 샬로우 트렌치의 내부에 일정 두께의 열적 산화막을 형성하는 단계와, 상기 샬로우 트렌치의 바텀의 산화막을 제거하는 단계와, 상기 샬로우 트렌치 내부에 선택적인 에피텍셜 성장(SEG)을 진행한 후 갭 충진을 진행하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 분리막 형성 방법{METHOD FOR FORMING A SEPARATION FILM OF A SEMI-CONDUCTOR DEVICE}
본 발명은 반도체 소자의 분리막 형성 방법에 관한 것으로, 특히 갭 충진(gap fill)을 선택적인 에피텍셜 성장(Selective Epitaxial Growth: SEG)로 먼저 진행한 후 후속으로 갭 충진을 실시함으로써 갭 충전시 발생하는 보이드를 억제시킨 반도체 소자의 분리막 형성 방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 종래에는 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 방식의 소자 분리막이 제안되었다. 도 1을 참조하여, 종래의 STI 소자 분리막 형성방법을 설명한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 분리막 형성 방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(20)과 산화를 억제하는 패드 질화막(30)을 순차적으로 형성한다. 다음, 패드 질화막(30) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(40)을 형성한다. 이때, 레지스트 패턴(40)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 레지스트패턴(40)을 마스크로 하여, 패드 질화막(30), 패드 산화막(20) 및 실리콘 기판(10)이 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 레지스트 패턴(40)를 공지의 방법으로 제거한 후, 샬로우 트랜치(ST)내에 절연막(도시하지 않음)을 매립한다. 이어서, 반도체 기판(10) 표면에 있는 패드 질화막(30) 및 패드 산화막(20)을 공지의 방법으로 제거하여, STI 소자 분리막을 완성한다.
그러나, 상기 구성을 갖는 종래의 반도체 소자의 분리막 형성 방법은, STI 소자 분리막을 0.1 μm 이하로 형성할 경우 갭 충전시 보이드가 발생하는 문제점이 있었다. 이러한 문제점을 해결하기 위한 종래의 분리막 형성 방법은 소자 절연막 부분을 SEG로 먼저 진행하여 단차를 줄임으로서 후속 충진시 발생되는 보이드를 억제시켰다. 하지만, SEG 형성시 문제는 분리막 측벽에만 산화물을 남기고, 바닥 부분에 있는 산화물은 제거해야 하는 공정상의 어려움이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 갭 충진을 선택적인 에피텍셜 성장(SEG)로 먼저 진행한 후 후속으로 갭 충진을 실시함으로써 갭 충전시 발생하는 보이드를 억제시킨 반도체 소자의 분리막 형성 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 분리막 형성 방법을 설명하기 위한 단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 분리막 형성 방법을 설명하기 위한 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 실리콘 기판 20 : 패드 산화막
30 : ISO 질화막 40 : 포토 레지스트
50 : 선택적인 에피텍셜 성장 60 : 갭 충전
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 분리막 형성 방법은,
실리콘 기판상에 패드 산화막과 패드 질화막을 순차적으로 형성한 후 상기패드 질화막 상부에 레지스트 패턴을 형성하는 단계와,
상기 레지스트 패턴을 마스크로 하여 상기 패드 질화막, 상기 패드 산화막 및 상기 실리콘 기판을 소정 깊이만큼 식각하여 샬로우 트렌치를 형성하는 단계와,
상기 패드 질화막 상부 및 상기 샬로우 트렌치 내부로 질소를 주입하는 단계와,
상기 패드 질화막의 상부 및 상기 샬로우 트렌치의 내부에 일정 두께의 열적 산화막을 형성하는 단계와,
상기 샬로우 트렌치의 바텀의 산화막을 제거하는 단계와,
상기 샬로우 트렌치 내부에 선택적인 에피텍셜 성장(SEG)을 진행한 후 갭 충진을 진행하는 단계를 포함하여 이루어진다.
여기서, 상기 질소는 블랭킷으로 주입한다.
그리고, 상기 질소의 주입시 에너지는 0.5∼30 kev로, 질소 주입량은 1×1013∼2×1016으로 진행한다.
그리고, 상기 질소의 주입후 어닐링 온도는 550∼1150 ℃에서 5∼150초 동안 진행한다.
그리고, 상기 질소의 주입후, 램프 업 및 다운 율은 25∼100 ℃/초이다.
그리고, 상기 질소의 주입후, 어닐링시 기체는 질소(N2), 아르곤 (Ar), 암모니아(NH3), 산소(O2) 를 이용하여 1∼20 slm으로 진행한다.
그리고, 상기 질소의 주입후, 반응로를 이용하여 산화막을 형성한다.
그리고, 상기 산화막의 두께는 100∼400Å, 어닐링 온도는 500∼1100℃이다.
그리고, 상기 산화막 형성시 산화 방식은 O2에 의한 건식 산화이다.
그리고, 상기 산화막 형성시 산화 방식은 H2/O2에 의한 습식 산화이다.
그리고, 상기 트렌치 바닥의 산화막을 건식 식각을 통하여 제거한다.
그리고, 상기 트렌치 바닥의 산화막을 습식 식각을 통하여 제거한다.
그리고, 상기 선택적인 에피텍셜 성장은 그전에 클리닝이 진행되고, 화학기상증착법(CVD)에 의해 MS나 DCS/H2/HCI 기체를 이용하여 수행한다.
그리고, 상기 클리닝은 2차에 걸쳐 실시한다.
그리고, 상기 클리닝은 H2SO4와 H2O2수용액을 3:1∼50:1의 부피비, 100∼130℃의 온도 범위에서 3∼10분 정도 1차로 실시한 후, 50:1∼500:1의 부피비로 50∼100℃의 온도 범위에서 2차로 실시한다.
그리고, 상기 클리닝시 DCS/H2/HCL을 이용할 경우, 온도는 750∼850 ℃, 압력은 5∼100 토르, 기체는 DCS = 0.1∼1, HCl = 0∼1.0 slm, H2= 30∼150 slm 의 조건으로 진행한다.
그리고, 상기 클리닝시 MS-H2-HCl을 이용할 경우, 온도와 압력 범위는 같고, MS = 0.1∼1, HCl = 0.5∼5 slm, H2= 30∼150 slm 의 조건으로 진행한다.
그리고, 상기 선택적인 에피텍셜 성장을 UHV-CVD 장비에 의해 실시할 경우, 상기 클리닝은 700∼750 ℃ 사이에서 진공 분위기(10-7 토르 이하)로 10∼200초 동안 실시한다.
그리고, 상기 선택적인 에피텍셜 성장 조건은 600∼750℃ 사이에서 1∼50m 토르 범위에서 실시한다.
그리고, 상기 선택적인 에피텍셜 성장은 저압화학기상증착법(LPCVD)에 의해 실시한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 분리막 형성 방법을 설명하기 위한 공정 단면도이다.
실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(20)과 산화를 억제하는 패드 질화막(30)을 순차적으로 형성한다. 다음, 패드 질화막(30) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(40)을 형성한다(도 2a). 이때, 레지스트 패턴(40)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 레지스트 패턴(40)을 마스크로 하여, 패드 질화막(30), 패드 산화막(20) 및 실리콘 기판(10)이 소정 깊이만큼 식각하여, 샬로우 트렌치(ST)를 형성한다(도 2b).
그 후, 패드 질화막(30) 상부 및 샬로우 트렌치(ST) 내부로 블랭킷(blanket)으로 질소를 주입한다(도 2c).
그 결과, 패드 질화막(30)의 상부 및 샬로우 트렌치(ST)의 내부에 일정 두께의 열적 산화막을 형성한다(도 2d).
그 후, 샬로우 트렌치(ST)의 바텀의 산화막을 제거한다. 이때, 측벽의 산화막은 최소한의 손실이 되게 해야 하므로 식각 시간은 바텀의 산화막만이 제거될 수 있는 시간으로 한다(도 2e).
그 후, 샬로우 트렌치(ST) 내부에 선택적인 에피텍셜 성장(SEG)을 진행한 후 갭 충진을 진행한다(도 2f).
여기서, 질소의 주입 단계에서 에너지는 0.5∼30 kev 로, 주입량은 1×1013∼2×1016으로 질소의 주입이 진행되고, 상기 질소의 주입후, 어닐링은 550∼1150 ℃ 의 온도로 5∼150 초 동안에 진행된다.
또한, 상기 질소의 주입후, 램프 업 및 다운 율은 25∼100 ℃ /초이고, 어닐링시 기체는 질소(N2), 아르곤 (Ar), NH3, 산소(O2) 를 이용하여 1∼20 slm 으로진행되며, 급속 열공정을 건너 뛸 경우에는 반응로를 이용하여 산화막의 형성시에는 어닐링을 같이 한다.
그리고, 상기 형성된 산화막의 두께는 50∼400 Å 이고, 상기 어닐링시 온도는 500∼1100 ℃ 이며, 상기 산화 방식으로는 O2에 의한 건식 산화와 H2/O2에 의한 습식 산화가 모두 가능하다.
한편, 상기 형성된 산화막중 트렌치 바닥의 산화막은 건식 또는 습식 식각을 통하여 제거되고, 상기 선택적인 에피텍셜 성장은 그전에 클리닝이 진행되고, 화학적 증착(CVD) 방식에 의해 MS 나 DCS/H2/HCI 기체를 이용하여 수행된다.
그리고, 상기 클리닝은 2차에 걸쳐 실시되며, 1차 클리닝은 H2SO4와 H2O2수용액을 3:1∼50:1 의 부피비로 100∼130 ℃ 의 범위에서 3∼10 분 정도 실시되고, 2차 클리닝은 50:1∼500:1 의 부피비로 50∼100 ℃ 의 범위에서 실시된다.
또한, 상기 선택적인 에피텍셜 성장시, 인-시튜 클리닝(In-situ cleaning)은 RTP 방법에 의해 실시되며, 상기 선택적인 에피텍셜 성장은 저압 화학적 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방법에 의해 실시되고, 상기 인-시튜 클리닝시 DCS/H2/HCL 을 이용할 경우, 온도는 750∼850 ℃, 압력은 5∼100 토르, 기체는 DCS = 0.1∼1, HCl = 0∼1.0 slm, H2= 30∼150 slm 의 조건으로 진행되며, MS-H2-HCl 시스템을 적용할 경우에는 온도와 압력 범위는 같고, MS = 0.1∼1, HCl = 0.5∼5 slm, H2= 30∼150 slm 의 조건으로 진행된다.
그리고, 상기 선택적인 에피텍셜 성장을 UHV-CVD 장비에 의해 실시할 경우, 상기 인-시튜 클리닝은 700∼750 ℃ 사이에서 진공 분위기(10-7 토르 이하)로 10∼200 초 동안 실시되며, 상기 선택적인 에피텍셜 성장 조건은 600∼750 ℃ 사이에서 1∼50 m 토르 범위이다.
다음으로, 본 발명의 다른 실시예로서 질소 주입을 이용한 이중 게이트의 형성을 들수 있다.
이상 설명한 바와 같이, 본 발명은 기술적 측면에서는 0.1 μm 이하의 고집적 소자에서의 보이드 없이 갭 충전을 실현할 수 있고, ISO 누설전류의 특성도 확보할 수 있다.
또한, 경제적 측면에서는 기존의 STI 구조를 응용함으로써 신공정 개발 비용을 줄일 수 있고, 0.1 μm 이하의 고집적 소자의 개발 기간을 단축할 수 있는 효과가 있다.

Claims (20)

  1. 실리콘 기판상에 패드 산화막과 패드 질화막을 순차적으로 형성한 후 상기 패드 질화막 상부에 레지스트 패턴을 형성하는 단계와,
    상기 레지스트 패턴을 마스크로 하여 상기 패드 질화막, 상기 패드 산화막 및 상기 실리콘 기판을 소정 깊이만큼 식각하여 샬로우 트렌치를 형성하는 단계와,
    상기 패드 질화막 상부 및 상기 샬로우 트렌치 내부로 질소를 주입하는 단계와,
    상기 패드 질화막의 상부 및 상기 샬로우 트렌치의 내부에 일정 두께의 열적 산화막을 형성하는 단계와,
    상기 샬로우 트렌치의 바텀의 산화막을 제거하는 단계와,
    상기 샬로우 트렌치 내부에 선택적인 에피텍셜 성장(SEG)을 진행한 후 갭 충진을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 질소는 블랭킷으로 주입하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 질소의 주입시 에너지는 0.5∼30 kev로, 질소 주입량은 1×1013∼2×1016으로 진행하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 질소의 주입후 어닐링 온도는 550∼1150 ℃에서 5∼150초 동안 진행하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 질소의 주입후, 램프 업 및 다운 율은 25∼100 ℃/초인 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 질소의 주입후, 어닐링시 기체는 질소(N2), 아르곤 (Ar), 암모니아(NH3), 산소(O2) 를 이용하여 1∼20 slm으로 진행하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 질소의 주입후, 반응로를 이용하여 산화막을 형성하는 것을 특징으로하는 반도체 소자의 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 산화막의 두께는 100∼400Å, 어닐링 온도는 500∼1100℃인 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  9. 제 7 항에 있어서,
    상기 산화막 형성시 산화 방식은 O2에 의한 건식 산화인 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  10. 제 7 항에 있어서,
    상기 산화막 형성시 산화 방식은 H2/O2에 의한 습식 산화인 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 트렌치 바닥의 산화막을 건식 식각을 통하여 제거하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  12. 제 1 항에 있어서,
    상기 트렌치 바닥의 산화막을 습식 식각을 통하여 제거하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  13. 제 1 항에 있어서,
    상기 선택적인 에피텍셜 성장은 그전에 클리닝이 진행되고, 화학기상증착법(CVD)에 의해 MS나 DCS/H2/HCI 기체를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  14. 제 13 항에 있어서,
    상기 클리닝은 2차에 걸쳐 실시하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  15. 제 14 항에 있어서,
    상기 클리닝은 H2SO4와 H2O2수용액을 3:1∼50:1의 부피비, 100∼130℃의 온도 범위에서 3∼10분 정도 1차로 실시한 후, 50:1∼500:1의 부피비로 50∼100℃의 온도 범위에서 2차로 실시하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  16. 제 13 항에 있어서,
    상기 클리닝시 DCS/H2/HCL을 이용할 경우, 온도는 750∼850 ℃, 압력은 5∼100 토르, 기체는 DCS = 0.1∼1, HCl = 0∼1.0 slm, H2= 30∼150 slm 의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  17. 제 13 항에 있어서,
    상기 클리닝시 MS-H2-HCl을 이용할 경우, 온도와 압력 범위는 같고, MS = 0.1∼1, HCl = 0.5∼5 slm, H2= 30∼150 slm 의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  18. 제 13 항에 있어서,
    상기 선택적인 에피텍셜 성장을 UHV-CVD 장비에 의해 실시할 경우, 상기 클리닝은 700∼750 ℃ 사이에서 진공 분위기(10-7 토르 이하)로 10∼200초 동안 실시하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  19. 제 13 항에 있어서,
    상기 선택적인 에피텍셜 성장 조건은 600∼750℃ 사이에서 1∼50m 토르 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  20. 제 1 항에 있어서,
    상기 선택적인 에피텍셜 성장은 저압화학기상증착법(LPCVD)에 의해 실시하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
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