KR100548573B1 - 부분적 산화공정을 이용한 반도체소자의 소자분리막형성방법 - Google Patents

부분적 산화공정을 이용한 반도체소자의 소자분리막형성방법 Download PDF

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Abstract

본 발명은 부분적 산화공정을 이용한 반도체소자의 제조방법을 개시한다. 개시된 발명은 셀지역과 페리지역으로 구분된 실리콘기판내에 소자분리용 트렌치를 형성하는 단계; 상기 트렌치내측벽에 열적산화막을 형성하는 단계; 상기 열적산화막 표면에 라이너질화막을 형성하는 단계; 상기 페리지역에 있는 상기 라이너질화막을 제거하는 단계; 상기 라이너질화막이 제거된 부분을 산화시키는 단계; 상기 산화 공정후 트렌치를 포함한 전체 구조의 상면에 필드산화막을 형성하여 상기 트렌치를 매립하는 단계; 및 CMP공정을 진행하여 상기 필드산화막 을 평탄화시켜 소자와 소자를 전기적으로 절연시키는 소자분리막을 형성하는 단계; 를 포함하여 구성된다.

Description

부분적 산화공정을 이용한 반도체소자의 소자분리막 형성방법{Method for forming element isolating layer by partial oxidation process}
도 1은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정 단면
도,
도 2는 본 발명에 따른 부분적 산화공정을 이용한 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
[도면부호의설명]
31 : 실리콘기판 33 : 패드질화막
35 : 트렌치 37 : 측벽산화막
39 : 라이너질화막 41 : 감광막패턴
43 : 산소플라즈마 공정
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자 제조공정중 라이너 나이트라이드를 사용하는 소자분리공정에서 셀을 제외한 코아주변지역의 라이너 나이트라이드박막을 부분적으로 산화시켜 계면 트랩 사이트(interface trap site)를 최소화하여 주변 트랜지스터와 트랜지스터사이의 누설전류를 최소화할 수 있는 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법에 관한 것이다.
종래기술에 따른 라이너 나이트라이드박막을 사용한 반도체소자의 제조방법에 대해 도 1을 참조하여 설명하면 다음과 같다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 셀지역(A)과 주변지역(B)로 분할된 실리콘기판(11)상에 패드산화막(13)과 패드질화막(15)을 적층한후 그 위에 포토레지스트막(17)을 도포한다.
그다음, 포토리소그라피 공정기술에 의한 노광 및 현상공정을 거쳐 상기 포토레지스트막(17)을 선택적으로 제거하여 포토레지스트막패턴을 형성한후 이를 마스크로 상기 패드질화막(15) 및 패드산화막(13)을 순차적으로 식각하고 이어 실리콘기판(11)을 일정깊이만큼 과도식각하여 상기 실리콘기판(11)내에 트렌치(19)를 형성한다.
이어서, 상기 포토레지스트막패턴(17)을 제거한후 트렌치 실리콘과 분리산화막사이의 전기적 특성을 향상시키기 위해 상기 트렌치(19)표면에 측벽산화막(21)을 약 30∼150Å 정도 두께로 형성한다.
그다음, 상기 측벽산화막(21)상에 라이너질화막(23)과 라이너산화막(25)을 차례로 형성한다. 이때, 상기 라이너질화막(23)은 30∼100Å 정도 두께로 형성하고, 상기 라이너산화막(25)은 0∼200Å 정도 두께로 형성한다.
이어서, 상기 트렌치내의 라이너산화막(25)을 포함한 전체 구조의 상면에 HDPCVD 또는 O3-TEOS 공정을 사용하여 분리산화막(미도시)을 증착하여 활성영역과 활성영역사이의 갭을 매립한후 상기 HDP산화막(미도시)을 CMP공정을 통해 상기 트렌치(19)내에만 남도록 평탄화시켜 서로 분리된 소자분리막(27)을 형성한다. 이때, 라이너질화막(23)은 후속 Vt 스크린산화공정과 게이트산화공정을 진행할 때 셀내의 활성 Si이 산화되어 이 부분의 스트레스가 증가함에 따라 리프레시 특성이 저하되는 것을 방지하기 위해 적용한다. 또한, 라이너산화막(25)은 일반적으로 CVD산화막을 적용하는데, 얇은 질화막을 형성함에 따라 유발되는 스트레스를 완충하기 위하여 얇은 질화막과 HDP산화막사이에 삽입된다.
이와 같은 라이너질화막을 적용하여 리프레시가 향상되는데, 셀지역/주변지역의 트랜지스터의 경우는 크기가 작아지면서 주변지역의 트랜지스터와 트랜지스터사이의 전기적 절연 및 핫 캐리어 특성이 열화된다.
이는 얇은 질화막과 측벽산화막사이에 계면트랩밀도가 얇은 질화막이 없을때에 비해 많기 때문에 이에 의한 전기적 특성이 나빠진다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 라이너질화막을 유지하여 셀의 리프레시특성을 개선시키고, 주변지역의 얇은 질화막을 산화공정을 통해 전체를 산화시켜 계면트랩사이트를 제거하여 누설전류특성을 양호하게 할 수 있는 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법은 셀지역과 페리지역으로 구분된 실리콘기판에 소자분리용 트렌치를 형성하는 단계; 상기 트렌치 내측 표면에 열적산화막을 형성하는 단계; 상기 열적산화막 표면에 라이너질화막을 형성하는 단계; 상기 페리지역에 있는 상기 라이너질화막을 산화시키는 단계; 상기 산화공정후 트렌치를 포함한 전체 구조의 상면에 상기 트렌치를 채우도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP 방법으로 평탄화시켜 소자와 소자를 전기적으로 절연시키는 소자분리막을 형성하는 단계를 포함한다.
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(실시예)
이하, 본 발명에 따른 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 부분적인 산화공정을 이용한 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법은, 도 2에 도시된 바와같이, 먼저 셀지역(A)과 주변지역(B)로 분할된 실리콘 기판(31)상에 패드산화막(미도시)과 패드질화막(33)을 적층한후 그 위에 포토레지스트막(미도시)을 도포한다.
그다음, 포토리소그라피 공정기술에 의한 노광 및 현상공정을 거쳐 상기 포토레지스트막(미도시)을 선택적으로 제거하여 포토레지스트막패턴을 형성한후 이를 마스크로 상기 패드질화막(33) 및 패드산화막(미도시)을 순차적으로 식각하고 이어 실리콘기판(31)을 일정깊이만큼 과도식각하여 상기 실리콘기판(31)내에 트렌치(35)를 형성한다.
이어서, 상기 포토레지스트막패턴(미도시)을 제거한후 트렌치 실리콘과 분리산화막사이의 전기적 특성을 향상시키기 위해 상기 트렌치(35)표면에 측벽산화막(37)을 약 50∼100Å 정도 두께로 형성한다.
그다음, 상기 측벽산화막(37)표면에 리프레시 개선용으로 사용하기 위해 LPCVD에 의해 라이너질화막(39)을 약 40∼100Å 정도 두께로 증착한다.
이어서, 라이너산화막을 증착하기 전에, 상기 트렌치내의 라이너질화막(39)을 포함한 실리콘기판(31)상에 셀지역(A)은 덮고 주변지역은 오픈시키는 감광막패턴(41)을 형성한다.
그다음, 이러한 실리콘기판상에 산소(O2) 플라즈마공정(43)을 수행하여 주변지역(B)의 트렌치(35)부분에 존재하는 얇은 라이너질화막(39)을 산화시킨다. 이때, 상기 셀지역(A)은 주변지역(B)의 산화가 진행되는 동안 감광막이 없어지지만 두께를 적절히 조정하여 나이트라이드가 공격이 없도록 한다. 또한, 산화공정은 나이트 라이드가 산화가 잘되는 HDP 소스를 사용한다. 이때, 산화공정시의 반응기체로는 산소를 10∼10000 sccm을 사용하고, 산화균일도, 산화 속도 등을 조절하기 위하여 He 또는 Ar 등과 같은 불활성 기체를 0∼5000 sccm을 혼입할 수 있다.
이외의 조건으로는 100∼7000 W의 플라즈마 발생용 RF 파워와, 0.1∼100 mtorr의 플라즈마 반응실 압력과, 상온∼750℃의 기판온도 및 0∼5000 W의 기판에 인가되는 바이어스 RF 파워를 사용한다.
그다음, 주변지역의 얇은 라이너질화막이 완전히 산화된후 셀지역에 남아 있는 감광막 성분을 제거하기 위해 O3 감광막 스트리퍼(stripper) 등과 같은 데미지가 없는 감광막 제거공정을 진행하고 이어 H2SO4 + SC-1 세정공정을 추가로 진행한다.
이후, 도면에는 도시하지 않았지만, 라이너질화막과 HDP사이의 스트레스를 조절해 주기 위하여 라이너산화막(미도시)을 LPCVD 방법으로 10∼200Å 정도 형성할 수도 있다. 그리고, 갭매립공정인 HDPCVD 공정 또는 O3 - TEOS공정으로 트렌치(35)를 채우도록 산화막(미도시)을 형성하고 CMP 공정을 실시하여 활성영역과 인접하는 활성영역을 분리한다.
이렇게 선택적 산화공정을 적용하여 주변지역만 라이너 질화막을 제거하는 경우 셀의 리프레시특성은 라이너질화막이 없을 경우에 비해 약 30% 정도 개선되었고, 주변지역의 트랜지스터는 전자가 트랩될 수 있는 산화막과 질화막의 계면이 사라지기 때문에 라이너 질화막을 적용하지 않은 것처럼 우수한 주변 트랜지스터의 리키지 특성을 보여 줄 수 있다.
한편, 본 발명은 듀얼 게이트산화막을 적용하는 디바이스에서 얇은 게이트산 화막이 필요한 부분에 선택적 질화(nitridation)공정을 적용할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 부분적인 산화공정을 이용한 반도체소자의 소자분리막 형성방법에 의하면, 선택적 라이너질화막의 산화공정을 통하여 셀의 리프레시(refresh)를 약 30% 정도 향상시킬 수 있고, 주변지역의 트랜지스터의 누설전류 특성은 라이너질화막을 적용하지 않은 것처럼 향상된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (10)

  1. 셀지역과 페리지역으로 구분된 실리콘기판에 소자분리용 트렌치를 형성하는 단계;
    상기 트렌치 내측 표면에 열적산화막을 형성하는 단계;
    상기 열적산화막 표면에 라이너질화막을 형성하는 단계;
    상기 페리지역에 있는 상기 라이너질화막을 산화시키는 단계;
    상기 산화공정후 트렌치를 포함한 전체 구조의 상면에 상기 트렌치를 채우도록 산화막을 증착하는 단계; 및
    상기 산화막을 CMP 방법으로 평탄화시켜 소자와 소자를 전기적으로 절연시키는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 열적산화막을 30∼150Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 라이너질화막을 산소플라즈마 처리하여 산화시키는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제3항에 있어서, 상기 산소플라즈마 처리조건으로는 1∼4 MHz의 플라즈마 발생주파수를 사용하는 유도 결합 플라즈마형(Induced- Coupled Plasma type) HDP CVD(High Density Plasma CVD)장치를 사용하며, HF(13.56MHz)의 바이어스 파워를 사용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제3항에 있어서, 상기 산소플라즈마 처리시에 10∼10000 sccm의 O2를 사용하고, 처리균일도를 향상시키고 처리속도를 가변하기 위해 불활성기체인 He 또는 Ar를 0∼5000 sccm을 첨가하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제3항에 있어서, 상기 산소플라즈마 처리조건으로는 100∼7000 W의 플라즈마 발생용 RF 파워와, 0.1∼100 mtorr의 플라즈마 반응실 압력과, 상온∼750℃의 기판온도 및 0∼5000 W의 기판에 인가되는 바이어스 RF 파워를 사용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제1항에 있어서, 상기 라이너질화막을 산화시킨 후 셀지역에 남아 있는 감광물질을 PR 스트리퍼로 제거하고 H2SO4 + SC-1으로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제1항에 있어서, 상기 라이너질화막을 산화시킨 후 상기 트렌치를 포함한 전체 구조의 상면에 산화막을 증착하기 전에 LPCVD 방법으로 라이너산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  9. 제8항에 있어서, 상기 라이너산화막을 10∼200 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  10. 제1항에 있어서, 상기 트렌치를 포함한 전체 구조의 상면에 상기 트렌치를 채우는 산화막을 HDP CVD 공정 또는 O3-TEOS공정으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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