KR20040105980A - 반도체 소자의 얕은 트랜치 소자분리막 형성방법 - Google Patents

반도체 소자의 얕은 트랜치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 선택적 에피텍셜 성장(Selective Epitaxial Growth)을 이용하여 얕은 트랜치 소자분리막을 형성하는 방법을 개시한다. 개시된 본 발명은 상기 반도체 기판상의 미리 정의된 활성영역에 소정의 패턴을 형성하는 단계; 상기 소정의 패턴을 덮도록 상기 결과물의 상부에 절연막을 증착하는 단계; 상기 절연막을 화학기계적으로 연마하여 상기 절연막을 화학기계적으로 연마하여 상기 소정의 패턴을 노출시킴과 동시에 소자분리막을 형성하는 단계; 상기 노출된 소정의 패턴을 제거하는 단계; 및 선택적 에피텍셜 성장에 의해 상기 소정의 패턴 제거영역내에 소자 형성을 위한 에피층을 형성하는 단계를 구비하는 것을 특징으로 한다.

Description

반도체 소자의 얕은 트랜치 소자분리막 형성방법{The method for forming shallow trench isolation in semiconductor device}
본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 선택적 에피텍셜 성장(Selective Epitaxial Growth)을 이용하여 얕은 트랜치 소자분리막(Shallow Trench Isolation: 이하, STI라 함.)을 형성하는 방법에 관한것이다.
일반적으로, 반도체 메모리와 같은 반도체 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 최근 반도체 소자의 집적도가 증가하면서 전기적으로 절연성이 우수하며 또한 버즈빅(bird's beak)과 같은 현상으로부터 자유로우면서도 소자분리를 위한 필드영역의 면적을 감소시킬 수 있는 얕은 트랜치 소자분리막이 개발되어 널리 이용되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 패드 산화막(10)와, 질화막과, 포토레지스트막을 순차적으로 형성한다. 이어, 포토레지스트막을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 상기 질화막을 건식식각함으로써 질화막 패턴(14)을 형성한다. 이와 같은 질화막 패턴(14)을 형성할 시 반응가스로서 C4F8, C2F6, C5F8등과 같은 CXFY가 포함될 수 있다.
그 다음, 상기 질화막 패턴(14)을 마스크로 하고 Cl2, O2, Ar가스의 조합으로 활성화된 플라즈마를 이용하여 패드 산화막(12)과 반도체 기판(10)을 건식식각함으로써 트랜치(16)를 형성한다. 이어 SAC 산화공정을 진행하면, 반도체 기판(10)과 패드 산화막(12) 경계면의 실리콘이 산화되어 패드산화막(12)의 코너부에라운딩(rounding)이 형성된다.
도 1b를 참조하면, 상기 결과물 전면에 평탄화 산화막(18) 즉, HDP(High Density Plasma) 산화막을 증착하여 상기 트랜치(16)가 평탄화 산화막(18)으로 충분히 채워질 수 있도록 한다. 이 때, 평탄화 산화막(18)은 질화막 표면 이상으로 높게 증착한다. 그 결과로 소자분리영역의 산화막이 활성영역의 산화막 보다 더 두껍게 형성되는 데, 이러한 상태에서 화학기계적연마(CMP) 공정을 진행하게 되면 소자분리영역의 평탄화 산화막(18)이 보다 더 연마되기 때문에 디싱(dishing)이 발생된다.
도 1c를 참조하면, 상기 디싱을 방지하기 위해 화학기계적연마(CMP) 공정을 진행하기 전에 상기 결과물의 상부에 포토레지스트막을 형성한 후 패터닝하여 일명 피엘 마스크(PL Mask)라 불리는 포토레지스트 패턴(20)을 형성한다. 이에 따라 활성영역은 오픈(Open)되고 소자분리영역은 연마의 진행이 늦춰지도록 클로즈(close)된다.
그 다음, CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 활성영역의 평탄화 산화막을 식각함으로써 활성영역과 소자분리영역간의 단차를 줄이고, 이어 포토레지스트 패턴(20)을 제거하는 피엘 식각을 진행한다.
도 1d를 참조하면, 상기 피엘 식각 후 화학기계적연마(CMP) 공정을 진행하여 평탄화 산화막(18)을 연마한다. 이때, 연마는 질화막 패턴(14)이 형성된 층까지 진행된다.
도 1e를 참조하면, 화학기계적연마(CMP) 공정을 진행한 후 소자분리막과의 선택비가 우수한 특성을 갖는 식각용액을 이용하여 상기 질화막 패턴(14)을 식각한 후 순차적으로 패드 산화막(12)을 제거한다.
그러나, 종래 기술에 따른 STI 형성방법에서는 피엘 마스크 형성 후 단차를 줄일때 도 1c의 a부분에 집중된 이온으로 인해 마이크로 트랜치가 형성되고, 이 마이크로 트랜치는 피엘 식각시 더 심화된다.
이 후, 상기 심화된 마이크로 트랜치(Micro Trench)의 영향으로 인해 화학기계적연마(CMP) 공정에서, 도 1d의 b부분과 같이, 질화막 패턴이 약간의 어택(Attack)을 받게 되고, 도 1e의 c부분과 같이, 활성영역이 손상되거나 소자분리막 코너부에 모트(Moat)가 발생되어 소자의 비정상 동작을 초래한다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 선택적 에피텍셜 성장(SEG: Selective Epitaxial Growth)법을 이용하여 기판의 손상 및 엣지 모트의 발생을 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 소정의 패턴
104: 절연막 104a: 소자분리막
106: 에피층
상기 목적을 달성하기 위한 본 발명에 따른 얕은 트랜치 소자분리막 형성 방법은 상기 반도체 기판상의 미리 정의된 활성영역에 소정의 패턴을 형성하는 단계;상기 소정의 패턴을 덮도록 상기 결과물의 상부에 절연막을 증착하는 단계; 상기 절연막을 화학기계적으로 연마하여 상기 절연막을 화학기계적으로 연마하여 상기 소정의 패턴을 노출시킴과 동시에 소자분리막을 형성하는 단계; 상기 노출된 소정의 패턴을 제거하는 단계; 및 선택적 에피텍셜 성장에 의해 상기 소정의 패턴 제거영역내에 소자 형성을 위한 에피층을 형성하는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 반도체 기판(100)상의 미리 정의된 활성영역에 소정의 패턴(102)을 형성한다. 이 때, 소정의 패턴(102)은 포토레지스트를 도포한 후 패터닝하여 형성되며, 그 포토레지스트 패턴의 측벽에 소정의 포지티브 슬로프(Positive Slope)가 형성되는 것이 바람직하다. 이에 따라, 소정의 패턴(102)의 단면은 하단부가 상단부에 비해 짧은 사다리꼴 형상을 갖는다.
그 다음, 소정의 패턴(102)이 형성된 결과물의 상부에 절연막(114)을 증착한다. 이 때, 절연막(104)은 소정의 패턴(102)을 충분히 덮을수 있을 정도의 두께로 형성되며, 저온 열 산화막(LTO:Low Thermal Oxide)으로 형성되는 것이 바람직하다.
도 2b를 참조하면, 절연막(104)의 증착 후 절연막(104)을 화학기계적으로 연마하여 소정의 패턴(102)을 노출시킨다. 이 때, 소정의 패턴(102) 즉, 포토레지스트의 일부를 화학기계적으로 연마한다. 그 결과로 소정의 패턴(102)의 양측에 저온 열 산화막으로 이루어진 소자분리막(104a)이 형성된다. 여기서 주의할 점은 종래의 기술과 달리 소자분리막을 먼저 형성한 후 후속공정에서 활성영역을 형성한 다는 것이다.
도 2c를 참조하면, 상기 노출된 소정의 패턴(102a)을 제거하는 공정을 진행한다. 이 때, 산소 가스 분위기에서 노광함에 의해 상기 노출된 소정의 패턴(102a)를 제거하느 것이 바람직하다. 이에 따라 노출된 소정의 패턴(102a)가 제거된 영역에 홈이 형성되며, 소정의 패턴(102)의 단면으로부터 알 수 있는 바와 같이, 소자분리막(104a)의 측벽은 네거티브 슬로프(Negative Slope)를 갖는다.
도 2d를 참조하면, 선택적 에피텍셜 성장(SEG: Selective Epitaxial Growth)에 의해 상기 소정의 패턴 제거영역내에 소자 형성을 위한 에피층(106)을 형성한다. 이 때, 에피층은 상기 소자분리막(104a)보다 낮게 성장되는 것이 바람직하다. 이와 같이 에피층(106)을 낮게 성장시키는 이유는 후속공정의 게이트 형성공정, 클리닝 공정에서 산화막의 손실이 발생되어 때문이다.
따라서, 본 발명의 일실시예에서는 소자분리막(104a)을 에피층(106)보다 높게 형성하여 산화막의 손실을 방지함으로써, 모트의 발생을 방지할 수 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 소자분리막을 먼저 형성한 후 선택적 에피텍셜 성장법을 이용하여 활성영역을 형성함에 따라 피엘 마스크 및 피엘 식각공정을 생략할 수 있고, 플라즈마 이온에 의해 영향을 받지 않으므로 활성영역의 손상을 방지할 수 있다.
또한, 본 발명은 저온산화막 보다 낮게 에피층을 형성함과 동시에 에피층의 측벽이 네거티브 슬로프를 갖도록 함으로써, 얕은 트랜치 코너부에서 엣지 모트의 발생이 억제되고, 이로 인해 험프 및 역협폭효과와 같은 현상의 발생되지 않으므로 소자 신뢰성의 향상에 기여할 수 있다.
또한, 본 발명은 패드 산화막 및 질화막의 증착, 그리고 질화막의 제거하는 공정을 진행하지 않아도 되기 때문에 그 만큼 공정 시간을 절약할 수 있다.

Claims (7)

  1. 상기 반도체 기판상의 미리 정의된 활성영역에 소정의 패턴을 형성하는 단계;
    상기 소정의 패턴을 덮도록 상기 결과물의 상부에 절연막을 증착하는 단계;
    상기 절연막을 화학기계적으로 연마하여 상기 소정의 패턴을 노출시킴과 동시에 소자분리막을 형성하는 단계;
    상기 노출된 소정의 패턴을 제거하는 단계; 및
    선택적 에피텍셜 성장에 의해 상기 소정의 패턴 제거영역내에 소자 형성을 위한 에피층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  2. 제 1 항에 있어서,
    상기 소정의 패턴은 상기 반도체 기판상에 포토레지스트를 도포한 후 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  3. 제 2 항에 있어서,
    상기 소정의 패턴은 그 측벽에 소정의 포지티브 슬로프가 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  4. 제 2 항에 있어서,
    상기 소정의 패턴은 산소 가스 분위기에서 노광함에 의해 제거되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  5. 제 1 항에 있어서,
    상기 절연막은 저온 열 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  6. 제 1 항에 있어서,
    상기 소정의 패턴을 노출시킬 시 상기 포토레지스트의 일부를 화학기계적으로 연마하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  7. 제 1 항에 있어서,
    상기 에피층은 상기 소자분리막보다 낮게 성장되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
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