KR20050118489A

KR20050118489A - 반도체 소자의 소자분리 방법

Info

Publication number: KR20050118489A
Application number: KR1020040043620A
Authority: KR
Inventors: 정우덕
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2005-12-19

Abstract

본 발명은 패드질화막 제거후에 라이너질화막이 굴곡형상으로 잔류하는 것을 방지하는데 적합한 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 소자분리 방법은 실리콘기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 형성하는 단계, 상기 패드패턴을 식각배리어로 이용하여 상기 실리콘기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 상기 패드패턴 상부에 버퍼산화막을 형성하는 단계, 측벽산화막 형성전 세정 공정을 진행하여 상기 버퍼산화막을 제거하는 단계, 상기 트렌치의 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 전면에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 트렌치를 매립하도록 갭필절연막을 형성하는 단계, 상기 갭필절연막을 상기 패드질화막의 표면이 노출될때까지 화학적기계적연마하는 단계, 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리 방법{METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.

반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.

반도체 소자의 소자분리(ISO) 공정으로는 로코스(LOCOS) 공정이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리공정은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.

현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 공정이 제안되었다.

상기한 STI 공정시 반도체기판을 플라즈마식각법으로 식각하여 트렌치를 형성하므로써 소자분리영역과 활성영역을 정의한다.

위와 같은 소자분리영역과 활성영역은 후속 공정의 산화, 식각공정을 거치면서 공정조건에 따라 민감하게 반응을 하게 되는데, 두 영역의 경계부분 및 단차 발생에 따라 소자특성이 달라지게 된다.

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 패드산화막(12)과 패드질화막(13)을 증착한 후, 패드질화막(13) 상에 포토레지스트를 이용하여 소자분리마스크(ISO mask, 도시생략)를 형성한다.

이어서, 소자분리마스크를 식각배리어로 하여 패드질화막(13)과 패드산화막(12)을 차례로 식각한 후에, 소자분리마스크를 제거한 다음 패드산화막(12) 식각후 노출된 실리콘기판(11) 표면을 플라즈마식각법으로 식각하여 트렌치(14)를 형성한다.

상기한 트렌치(14)를 형성하기 위한 건식 식각 공정으로 인하여, 트렌치(14)의 측벽에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 측벽산화(Wall oxidation) 공정을 진행한다. 이때, 트렌치(14)의 바닥 및 측벽 표면에 측벽산화막(15)이 형성된다.

위와 같은 측벽산화 공정전에 식각부산물을 제거하여 측벽산화막(15)의 품질을 개선하기 위한 전처리공정으로서 세정(Cleaning) 공정을 진행하는데, 이때, 트렌치(14) 표면의 식각부산물 식각과 동시에 패드질화막(13)과 실리콘기판(11) 사이의 패드산화막(12)의 측면이 부분적으로 식각된다.

도 1b에 도시된 바와 같이, 측벽산화막(15)을 포함한 전면에 라이너질화막(16)을 증착한다. 이때, 라이너질화막(16)은 리프레시 개선을 위해 도입된 것일뿐만 아니라 소자특성을 열화시키는 성분이 소자분리영역으로부터 활성영역으로 확산하는 것을 억제하기 위해 도입된 것이다.

도 1c에 도시된 바와 같이, 라이너질화막(16) 상에 트렌치(14)를 충분히 매립하도록 갭필절연막(17)을 증착한 후 CMP(Chemical Mechanical Polishing)를 이용하여 패드질화막(13)의 표면이 드러날때까지 갭필절연막(17)을 평탄화시킨다.

도 1d에 도시된 바와 같이, 패드질화막(13)을 제거하기 위해 습식식각을 진행한다. 이때, 패드질화막(13)을 완전히 제거하기 위해 과도식각(over etch)을 실시하는데, 과도식각으로 인해 라이너질화막(16)이 활성영역의 표면 아래까지 식각되는 문제가 발생한다.

상기한 문제점을 해결하기 위해 최적 조건으로 패드질화막을 습식식각하는 경우에는, 활성영역 외각의 라이너질화막이 활성영역 표면보다 높은 영역까지 존재하는데, 이때 라이너질화막의 형태가 직선이 아닌 굴곡을 가진 형태로 존재하게 된다.

도 2는 종래기술에 따른 라이너질화막의 잔류상태를 나타낸 SEM 사진으로서, 라이너질화막이 굴곡형상(x)을 갖고 잔류함을 알 수 있다.

위와 같이, 라이너질화막이 굴곡을 가진 형태로 존재하면 후속 이온주입공정시 조건설정이 어려우며, 특히 게이트라인이 형성되는 시점까지 계속되는 세정공정에 의한 라이너질화막의 식각률 확보가 매우 어렵다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 패드질화막 제거후에 라이너질화막이 굴곡형상으로 잔류하는 것을 방지하는데 적합한 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 소자분리 방법은 실리콘기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 형성하는 단계, 상기 패드패턴을 식각배리어로 이용하여 상기 실리콘기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 상기 패드패턴 상부에 버퍼산화막을 형성하는 단계, 측벽산화막 형성전 세정 공정을 진행하여 상기 버퍼산화막을 제거하는 단계, 상기 트렌치의 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 전면에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 트렌치를 매립하도록 갭필절연막을 형성하는 단계, 상기 갭필절연막을 상기 패드질화막의 표면이 노출될때까지 화학적기계적연마하는 단계, 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 패드패턴의 측면 및 상기 트렌치에 형성되는 부분이 상기 패드패턴의 상부에 형성되는 부분에 비해 얇은 두께를 갖도록 형성하는 것을 특징으로 하고, 상기 버퍼산화막은, USG 또는 PE-TEOS로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다.

여기서, 패드산화막(22)은 패드질화막(23) 증착시 실리콘기판(21)이 받는 스트레스(Stress)를 완화시켜주기 위한 것으로, 50Å ∼200Å의 두께를 갖는 열산화막이다. 그리고, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드질화막(23)은 300Å∼2000Å 정도의 두께를 가지는 실리콘질화막(Si₃N₄)으로 형성한다.

다음으로, 패드질화막(23) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크(ISO mask, 도시 생략)를 형성하고, 소자분리마스크를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 순차적으로 식각하여 트렌치가 형성될 실리콘기판(21)의 표면을 노출시킨다.

다음으로, 소자분리마스크를 스트립한 후, 패드산화막(22)과 패드질화막(23)의 순서로 적층된 패드패턴, 바람직하게는 패드질화막(23)을 식각배리어로 이용하여 실리콘 기판(21)을 식각하여 트렌치(24)를 형성하는 식각 공정을 진행한다.

도 3b에 도시된 바와 같이, 식각부산물을 제거하기 위한 세정공정을 진행하기에 앞서, 트렌치(24)를 포함한 전면에 버퍼산화막(25)을 증착한다.

여기서, 버퍼산화막(25)은 상부 대비 하부의 적층효율이 낮은 산화막으로 형성하는데, 즉, 패드질화막(23)의 측면 및 트렌치(24)에 형성되는 부분이 패드질화막(23)의 상부에 형성되는 부분에 비해 얇은 두께를 갖도록 형성한다.

상기한 바와 같이 일련의 공정에 의해 형성되는 버퍼산화막(25)은 후속 세정 공정시 패드질화막(23)과 실리콘기판(21) 사이의 패드산화막(22)이 식각되는 것을 방지하기 위해 도입한 것이다.

위 버퍼산화막(25)은 50Å∼500Å 두께로 형성하며, 버퍼산화막(25)은 USG(Undoped Silicate Glass) 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)로 형성한다.

도 3c에 도시된 바와 같이, 트렌치 형성시 발생된 식각부산물을 제거하면서 측벽산화막의 품질을 높이기 위한 측벽산화공정 전의 세정(Cleaning) 공정을 진행한다.

상기한 세정 공정은 산화막 식각용액인 HF계 용액을 이용하는데, 트렌치(24)의 표면이 드러날때까지 버퍼산화막(25)을 제거해준다. 이때, 버퍼산화막(25)의 그 형성된 형상으로 인해 트렌치(24) 및 패드산화막(22)에 접하여 형성된 부분은 모두 식각되지만 패드질화막(23) 상부에 형성된 부분은 일부가 잔류할 수 있다.

즉, 측벽산화공정전의 세정공정시 버퍼산화막(25)이 패드산화막(22)의 측면부분이 식각되는 것을 방지하고, 이로써 패드산화막(22)의 측면에 굴곡이 형성되는 것을 억제한다.

도 3d에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 진행하여 트렌치(24)의 표면 상에 측벽산화막(26)을 형성시킨다. 이러한 측벽산화막(26)을 형성시키는 측벽산화 공정은 건식산화 또는 습식산화가 모두 가능하다.

다음으로, 측벽산화막(26)을 포함한 전면에 라이너질화막(27)을 증착한다. 이때, 라이너질화막(27)은 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 ALD(Atomica Layer Deposition)을 이용하여 30Å∼100Å 두께로 증착한다.

라이너질화막(27) 증착후에 라이너질화막(27)의 스페이스 기능(리프레시 개선을 위한 두께) 유지와 후속 산화과정의 보호기능을 향상시키기 위해 질화처리를 진행할 수 있다. 이때, 질화처리는 라이너질화막(27)을 다시 질화처리하여 라이너질화막(27)의 막질을 향상시키기 위한 것이다. 후속 산화과정의 보호기능이라 함은, 라이너질화막(27) 위에 후속 공정에서 증착되는 갭필절연막인 고밀도플라즈마산화막 증착시 라이너질화막(27)이 산화되어 손실되는 것을 방지하기 위한 것이다. 잘 알려진 바와 같이, 후속 공정으로 진행되는 갭필절연막인 고밀도플라즈마산화막이 주로 증착 및 식각이 동시에 진행되면서 증착되는 특성을 갖고, 이로 인해 하부층인 라이너질화막이 손실되는 현상이 발견되고 있다.

이처럼, 라이너질화막(27) 증착후에 진행하는 질화처리는 N₂O NH₃ 또는 N₂ 분위기에서 650℃∼900℃로 열처리하며, 인시튜(In-situ) 또는 엑시튜(Ex-situ)로 진행한다.

도 3e에 도시된 바와 같이, 라이너질화막(27) 상에 트렌치(24)를 충분히 매립하도록 갭필절연막(28)을 증착한 후 CMP(Chemical Mechanical Polishing)를 이용하여 패드질화막(23)의 표면이 드러날때까지 갭필절연막(28)을 평탄화시킨다. 여기서, 갭필절연막(28)은 고밀도플라즈마산화막(High Density Plasma Oxide)으로 형성한다.

도 3f에 도시된 바와 같이, 패드질화막(23)을 제거하기 위해 습식식각을 진행한다. 이때, 패드질화막(23)의 제거 공정은 인산용액(H₃PO₄)을 이용하며, 인산용액의 온도는 150℃∼200℃로 하고, 인산용액을 이용하여 패드질화막(23)을 습식식각할 때 패드질화막(23)의 두께대비 90%∼150% 수준으로 습식식각을 진행한다.

위와 같은 패드질화막의 습식식각후에 라이너질화막(27)은 직선형상으로 잔류한다. 이에 따라 후속 이온주입공정시 조건 설정이 용이함과 동시에 게이트라인이 형성되는 시점까지 계속되는 세정공정에 의한 라이너질화막의 식각률 선정이 용이하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 패드질화막 제거후에 라이너질화막을 직선형상으로 잔류시키므로써 후속 이온주입공정시 조건 설정이 용이함과 동시에 게이트라인이 형성되는 시점까지 계속되는 세정공정에 의한 라이너질화막의 식각률 선정이 용이하여 활성영역과 소자분리영역간의 경계면에서 형성되는 단차를 용이하게 제어할 수 있는 효과가 있다.

또한, 본 발명은 라이너질화막을 직선 형상으로 잔류시키므로써 소자의 리프레시 개선 및 소자특성을 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도,

도 2는 종래기술에 따른 라이너질화막의 잔류상태를 나타낸 SEM 사진,

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘기판 22 : 패드산화막

23 : 패드질화막 24 : 트렌치

25 : 버퍼산화막 26 : 측벽산화막

27 : 라이너질화막 28 : 갭필절연막

Claims

실리콘기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 형성하는 단계;

상기 패드패턴을 식각배리어로 이용하여 상기 실리콘기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;

상기 트렌치를 포함한 상기 패드패턴 상부에 버퍼산화막을 형성하는 단계;

측벽산화막 형성전 세정 공정을 진행하여 상기 버퍼산화막을 제거하는 단계;

상기 트렌치의 표면에 측벽산화막을 형성하는 단계;

상기 측벽산화막을 포함한 전면에 라이너질화막을 형성하는 단계;

상기 라이너질화막 상에 상기 트렌치를 매립하도록 갭필절연막을 형성하는 단계;

상기 갭필절연막을 상기 패드질화막의 표면이 노출될때까지 화학적기계적연마하는 단계; 및

상기 패드질화막을 선택적으로 제거하는 단계

를 포함하는 반도체소자의 소자 분리 방법.
제1항에 있어서,

상기 버퍼산화막은,

상기 패드패턴의 측면 및 상기 트렌치에 형성되는 부분이 상기 패드패턴의 상부에 형성되는 부분에 비해 얇은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제2항에 있어서,

상기 버퍼산화막은, 50Å∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제2항에 있어서,

상기 버퍼산화막은, USG 또는 PE-TEOS로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제1항에 있어서,

상기 패드질화막을 선택적으로 제거하는 단계는,

인산용액을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제5항에 있어서,

상기 패드질화막을 선택적으로 제거하는 단계에서,

상기 인산용액은 상기 패드질화막을 상기 패드질화막의 두께 대비 90%∼150% 수준으로 습식식각하도록 적용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.