KR20070057576A - 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법 - Google Patents

반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법 Download PDF

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Abstract

반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판에 액티브 영역과 소자 분리 영역의 경계에 제1트렌치를 형성하고, 제1트렌치의 내벽 표면을 덮고 인접하는 반도체 기판 표면으로 연장되는 스트레스 버퍼층을 단차 도포성이 열악한 증착 과정으로 형성되는 실리콘 산화물층을 포함하여 형성한다. 스트레스 버퍼층 상에 제1트렌치를 채우는 산화 장벽층을 실리콘 질화물층을 포함하여 형성하고, 산화 장벽층의 일부를 식각하고 소자 분리 영역의 일부를 식각하여 산화를 유도하는 통로인 제2트렌치를 형성한다. 이후에, 노출된 스트레스 버퍼층의 일부 또는/ 및 반도체 기판의 일부를 식각 제거하여 소자 분리 영역 상에 버퍼 공간을 확보한다. 이후에, 소자 분리 영역 부분을 산화시켜 필드 산화층을 형성한다.
STI, 스트레스, 산화 장벽층, 실리콘 산화, HDP-CVD 산화물

Description

반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법{Method for fabricating modified shallow trench isolation in semiconductor device}
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 변형된 얕은 트렌치 소자 분리(modified STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 변형된 얕은 트렌치 소자 분리(modified STI)를 설명하기 위해서 개략적으로 도시한 평면도이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 변형된 얕은 트렌치 소자 분리(modified STI) 형성 방법에 관한 것이다.
메모리(memory) 반도체 소자의 개별 셀(cell)의 소자 분리 방법으로 현재 보편적으로 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)가 이용되고 있다. STI는 필드 산화물(field oxide)이 형성될 반도체 기판 부분을 선택적으로 식각(etch)하여 트렌치를 형성하고, 라이너 물질(liner material) 및 고밀도 플라즈마(HDP: High Density Plasma)-화학기상증착(CVD: Chemical Vapor Deposition) 산 화물을 트렌치에 매립하고, 화학기계적연마(CMP: Chemical Mechanical Polishing) 공정으로 소자 분리를 완성하는 개념으로 형성되고 있다.
이때, 라이너는 주로 트렌치를 매립하는 HDP-CVD 산화물을 증착할 때, 트렌치의 내벽 표면 등의 침해(attack)를 방지하기 위해서 주로 실리콘 질화물을 증착하여 형성되고 있다. 또한, 라이너와 트렌치를 이루는 기판 표면과의 계면 특성을 개선하여, 셀들 간의 누설(cell to cell leakage) 또는/ 및 정션 누설 전류(junction leakage current)를 방지하기 위해서, 계면에 열적 산화물층을 성장시키고 있다.
실리콘 질화물 라이너는 후속에 증착하는 HDP-CVD 산화물과는 스트레스(stress) 물성이 정반대이므로, 라이너와 산화물이 직접 접촉하면 계면에 버블(bubble) 형태의 결함(defect)이 발생되고 있다. 이를 해소하기 위해서 실리콘 질화물 라이너와 HDP-CVD 산화물 사이 계면에 CVD 산화물층을 삽입하여 주고 있다.
그런데, 소자의 디자인 룰(design rule)이 0.12㎛ 이하로 감소되는 나노 테크놀로지(nano technology) 수준의 소자의 경우, 트렌치의 종횡비(aspect ratio)가 5 이상으로 증가되고 있어, HDP-CVD 산화물을 증착할 때 보이드(void)의 발생이 야기되고 있다. 또한, 로딩 효과(loading effect)에 의해 실리콘 질화물/산화물의 라이너 적층 구조가 실제 설정되는 두께보다 얇게 적층되고 있어, 후속의 실리콘 질화물의 패드(pad)를 스트립(strip)할 때, 인산(H3PO4)에 의해 실리콘 질화물 라이너가 소실(loss)되어 STI의 주위로 모트(moat)가 발생되는 문제도 야기되고 있다.
이러한 STI에 모트 또는/ 및 보이드의 발생은 셀 문턱전압(Vt) 저하, 험프(hump) 현상 및 게이트 식각 시 잔류물에 의한 브리지(bridge) 발생 등을 유발할 수 있어, 보다 개선된 STI 구조의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 모트 또는/ 및 보이드의 발생이 방지될 수 있는 개선된 얕은 트렌치 소자 분리 구조를 형성하는 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판에 액티브 영역과 소자 분리 영역의 경계에 제1트렌치를 형성하는 단계, 상기 제1트렌치의 내벽 표면을 덮고 인접하는 상기 반도체 기판 표면으로 연장되는 스트레스 버퍼층을 형성하는 단계, 상기 스트레스 버퍼층 상에 상기 제1트렌치를 채우는 산화 장벽층을 형성하는 단계, 상기 산화 장벽층의 일부를 식각하여 상기 소자 분리 영역의 일부를 노출시키는 단계, 및 상기 소자 분리 영역 부분을 산화시켜 필드 산화층을 형성하는 단계를 포함하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법을 제시한다.
상기 스트레스 버퍼층은 상기 제1트렌치 내벽 표면을 덮는 부분의 두께가 상기 반도체 기판 표면 상으로 연장되는 부분의 두께에 비해 50 내지 70% 정도의 두께로 형성될 수 있다.
상기 스트레스 버퍼층은 공정 챔버의 압력을 10 내지 100Torr 정도로 설정 유지하고, 온도를 600 내지 800℃로 설정 유지하고, 소스 가스로 TEOS 및 산소 가스(O2)를 이용하는 증착 과정에 의한 실리콘 산화물층으로 형성될 수 있다.
상기 산화 장벽층은 실리콘 질화물층을 포함하여 형성될 수 있다.
상기 소자 분리 영역의 일부를 노출시키는 단계는, 상기 식각된 산화 장벽층에 의해 노출된 부분을 선택적으로 식각하여 상기 소자 분리 영역의 내부로 연장되되 상기 제1트렌치 보다 얕은 깊이의 제2트렌치를 형성하는 단계를 더 포함할 수 있다.
상기 제2트렌치 형성 후에 상기 제2트렌치에 인접하여 노출되는 상기 스트레스 버퍼층 부분을 선택적으로 제거하여 상기 소자 분리 영역 상측에 버퍼 공간을 확보하는 단계를 더 포함할 수 있다.
상기 스트레스 버퍼층 부분의 제거에 의해 노출되는 상기 반도체 기판 부분을 수산화암모늄 인산 수용액(NH4OH, H2O2, H2O)을 이용하여 대략 70 내지 140㎚ 정도 식각하여 상기 버퍼 공간을 더 확장하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 모트 또는/ 및 보이드의 발생이 방지될 수 있는 개선된 얕은 트렌치 소자 분리 구조를 형성하는 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식 을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 바람직하게 실리콘 질화물의 산화 장벽층(barrier layer for oxidation)을 쌍으로 형성하고, 산화 장벽층 사이의 실리콘 기판 부분을 산화시켜 STI 구조를 구현하는 변형된 STI 구조를 형성하는 방법을 제시한다. 이때, 실리콘 기판과 실리콘 질화물의 산화 장벽층의 계면에서의 유발되는 스트레스를 완화하기 위한 스트레스 버퍼층을 계면에 형성한다. 이러한 스트레스 버퍼층은 단차 도포성(step coverage)이 상대적으로 열악한 것으로 평가되는 SLP-TEOS 산화물층을 이용할 수 있다.
스트레스 버퍼층은, 실리콘 기판과 실리콘 질화물의 산화 장벽층의 계면에서 유발되는 스트레스로 인한 실리콘 기판 결함(defect) 증가를 방지하며, 결함 밀도 증가에 의한 누설 전류 발생을 억제하고 정션 누설 전류 특성 열화를 방지하는 효과를 구현하기 위해서 도입된다.
또한, 스트레스 버퍼층은 실리콘 기판의 산화 공정 진행 시 발생되는 부피 팽창 현상에 의해 기판 표면 상으로 연장되는 실리콘 질화물층에 크랙(crack)이 발생하여, 이러한 크랙의 틈으로 산화가 침투하여 진행되어 액티브 영역(active region)에도 산화가 진행되는 불량 발생을 억제하기 위해 도입된다. 즉, 스트레스 버퍼층은 실리콘 질화물층의 스트레스 감소 또는/ 및 산화 시 부피 팽창 현상을 완화하는 역할을 한다.
스트레스 버퍼층으로 바람직하게 도입되는 챔버 형태의 SLP(Single Low Pressure) CVD에 의해서 증착되는 SLP-TEOS 산화물층은 상부에 증착되는 두께와 측벽에 증착되는 두께가 대략 5 내지 50% 정도 차이가 발생하는 TEOS를 이용한 산화물 증착 과정에 의해서 형성된 산화물층으로 이해될 수 있다. SLP-TEOS 산화물층의 증착은, 공정 챔버의 압력을 대략 10 내지 100Torr 정도로 설정 유지하고, 온도를 대략 600 내지 800℃로 설정 유지하고, 소스 가스(source gas)로 TEOS 및 산소 가스(O2)를 이용하는 증착 과정으로 이해될 수 있다. 이때, 단차 도포성은 대략 50-70% 정도로 조절하는 것이 바람직하다. 즉, 기판 상에 증착되는 SLP-TEOS 산화물층 부분의 두께에 비해 트렌치 측벽에 증착되는 부분은 대략 50 내지 70% 정도의 두께로 형성되는 것이 바람직하다.
SLP-TEOS 산화물층은, LP-TEOS 산화물층의 증착이 대략 0.8 Torr 정도의 낮은 공정 챔버 압력 하에서 수행되는 데 비해 보다 높은 압력인 대략 10 내지 100Torr 정도, 바람직하게는 대략 50 내지 60 Torr 정도에서 수행되는 증착에 의한 산화물층으로 이해될 수 있다.
이러한 SLP-TEOS 산화물층은 대략 300 : 1 정도 희석된 BOE(Buffered Oxide Etchant)에 대해 LP-TEOS 산화물층에 비해 높은 식각 속도(etch rate), 예컨대, 2.9 내지 3.0Å/sec에 비해 높은 대략 4.4 내지 4.7Å/sec의 식각 속도로 대략 150% 정도 빠른 속도를 나타낼 수 있는 것으로 측정된다. 또한, SLP-TEOS 산화물층은 건식 식각 시 LP-TEOS 산화물층의 21.0 내지 20.9Å/sec에 비해 약간 높은 대략 22.6 내지 24.1Å/sec의 식각 속도를 나타낼 수 있는 것으로 측정된다.
SLP-TEOS 산화물층은 50: 1로 희석된 불산에 대해서 LP-TEOS 산화물층의 8.8Å/sec 정도에 비해 약간 높은 대략 11.6Å/sec의 식각 속도로 대략 22% 정도 빠른 속도를 나타낼 수 있는 것으로 측정된다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 변형된 얕은 트렌치 소자 분리(modified STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 7은 본 발명의 실시예에 따른 반도체 소자의 변형된 얕은 트렌치 소자 분리(modified STI)를 설명하기 위해서 개략적으로 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100)에 산화 장벽층을 위한 제1트렌치(120)의 쌍을 형성한다. 구체적으로, 반도체 기판(100) 상에 제1하드 마스크(210)를 위한 층을 형성하고, 그 상에 제1하드 마스크(210) 패터닝을 위한 제1포토레지스트 패턴(250)을 형성한다.
제1하드 마스크(210)를 위한 층을 제1포토레지스트 패턴(250)을 식각 마스크로 이용하여 식각한 후, 제1하드 마스크(210)를 식각 마스크로 이용하여 반도체 기판(100)의 노출된 부분을 선택적으로 식각하여 제1트렌치(120)를 형성한다. 제1하드 마스크(210)는 실리콘 질화물층을 대략 30 내지 90㎚ 정도 두께로 증착하여 바람직하게 형성될 수 있다.
제1트렌치(120)는 산화 장벽층이 매립될 위치에 형성되며, 실질적으로 액티브 영역(101)을 설정하는 소자 분리 영역(105)의 경계에 형성된다. 따라서, 제1트렌치(120)는 소자 분리 영역(105)과 액티브 영역(101)을 분리하는 패턴으로 이해될 수 있다. 제1트렌치(120)는 대략 20 내지 60㎚의 임계 선폭(CD)을 가지게 형성될 수 있으며, 이때, 깊이는 소자 분리의 항복 전압 펀치(BV punch), 누설 전류 등을 고려하여 대략 200 내지 350㎚ 정도로 형성될 수 있다. 이러한 제1트렌치(120)의 깊이는 실질적으로 소자 분리의 깊이를 고려하여 설정될 수 있다.
이후에, 제1하드 마스크(210)는 인산 등을 이용하여 스트립될 수 있다.
도 2를 참조하면, 제1트렌치(120)의 내측 표면을 덮는 스트레스 버퍼층(300)을 형성한다. 이때, 스트레스 버퍼층(300)은 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 스트레스 버퍼층(300)은 제1트렌치(120) 내측의 제1부분(301), 즉, 제1트렌치(120)의 측벽에 증착되는 제1부분(301)의 두께가, 제1트렌치(120)에 인접하는 반도체 기판(100) 표면 상에 증착되는 제2부분(305)에 비해 얇게 형성되는 것이 바람직하다. 이를 위해서 스트레스 버퍼층(300)은 SLP-TEOS 산화물층과 같이 증착 특성이 단차 도포성이 열악한 산화물층을 이용하여 형성될 수 있다.
SLP-TEOS 산화물층은 공정 챔버의 압력을 대략 10 내지 100Torr 정도로 설정 유지하고, 온도를 대략 600 내지 800℃로 설정 유지하고, 소스 가스로 TEOS 및 산소 가스(O2)를 이용하는 증착 과정에 의해서 형성될 수 있다. 이때, 스트레스 버퍼층(300)의 제2부분(305)은 대략 7 내지 30㎚ 정도 두께로 증착될 수 있으며, 제1부분(301)은 제2부분에 대해서 대략 50 내지 70% 정도의 두께로 형성되도록 공정이 조절 제어될 수 있다.
도 3을 참조하면, 제1트렌치(120)를 채우는 산화 장벽층(410)을 형성한다. 산화 장벽층(410)은 실리콘 질화물층을 포함하여 형성될 수 있으며, 후속 산화 공 정에서 실리콘 기판(100)의 산화를 저지하고 차단하는 역할을 한다. 이때, 제1트렌치(120)를 실질적으로 채우는 제1부분(415)은 이러한 산화 장벽층(410)으로서의 역할을 주로 하게 된다. 이에 비해, 반도체 기판(100) 상으로 연장되는 제2부분(411)은 액티브 영역(101) 표면에서의 산화 발생을 저지하는 산화 장벽층(410)으로서의 역할과 함께, 소자 분리 영역(105) 내부의 산화를 유도하는 산화 유도를 위한 제2트렌치(140)를 형성하는 제2하드 마스크로서의 역할도 하게 된다.
따라서, 산화 장벽층(410) 상에 산화 장벽층(410)을 제2하드 마스크로 패터닝하기 위한 제2포토레지스트 패턴(450)을 형성하고, 하부의 산화 장벽층(410)을 선택적으로 식각하여 제2하드 마스크로 산화 장벽층(410)을 패터닝한다. 이후에, 제2하드 마스크에 의해 노출된 반도체 기판(100)의 소자 분리 영역(105)의 일부를 선택적으로 식각하여 소자 분리 영역(105) 내부로 후속 산화를 유도하는 제2트렌치(140)를 형성한다.
이때, 제2트렌치는 대략 20 내지 40㎚의 선폭을 가질 수 있고, 깊이는 제1트렌치(120)에 비해 대략 50 내지 80%의 깊이를 가지게 형성될 수 있다.
도 4를 참조하면, 산화 장벽층(410) 아래에 노출되는 스트레스 버퍼층(300)의 제2부분(305)을 제거하여, 후속 산화 공정에서 발생되는 부피 팽창에 의한 스트레스를 완화할 버퍼 공간(310)을 확보한다. 이때, 노출된 스트레스 버퍼층(300)의 제2부분(305)은 산화물에 대한 습식 식각 과정에 의해서 제거될 수 있다.
또한, 스트레스 버퍼층(300)의 제2부분(305)의 제거에 의해 노출되는 반도체 기판(100)의 소자 분리 영역(105) 표면을 일부 식각하는 과정을 더 수행하여, 버퍼 공간(310)이 더 확장될 수 있도록 유도할 수 있다. 이러한 과정은 수산화암모늄 인산 수용액(NH4OH, H2O2, H2O)을 이용한 습식 식각으로 수행될 수 있으며, 반도체 기판(100)을 대략 70 내지 140㎚ 두께 정도 제거하도록 제어될 수 있다.
도 5를 참조하면, 산화 장벽층(410)에 의해 노출된 소자 분리 영역(105)의 반도체 기판(100) 부분에 산화 과정을 수행하여 필드 산화층(150)을 형성한다. 이때, 제2트렌치(140)에 의해서 소자 분리 영역(105)의 내부까지 필드 산화층(150)이 확장되게 된다. 이러한 산화 과정에는 부피 팽창이 수반되는 데, 이러한 부피 팽창 시 버퍼 공간(310)이 존재하므로, 부피 팽창에 수반되는 스트레스는 자연히 완화되게 된다.
또한, 이러한 산화는 제2트렌치(140)와 제1트렌치(120) 사이의 대략 20 내지 60㎚ 폭의 소자 분리 영역(105)을 완전히 산화시키도록 수행되며, 제1트렌치(120)를 채우는 산화 장벽층 제1부분(415)에 의해서 이러한 산화는 제한된 범위 내에 필드 산화층(150)을 성장시키게 된다.
도 6을 참조하면, 산화 장벽층 제2부분(411)을 인산 스트립 등으로 제거하여 소자 분리 구조를 완성한다. 이와 같이 형성되는 소자 분리 구조는, 도 7에 제시된 바와 같이, 변형된 STI 구조로 이해될 수 있으며, 필드 산화층(150) 내부에 보이드 발생을 방지할 수 있고, 또한, 모트 발생을 억제할 수 있는 방법으로 이해될 수 있다. 이에 따라, 누설 전류 열화 또는/ 및 험프 등과 같은 특성 열화를 방지할 수 있어, 소자의 신뢰성을 보다 확보할 수 있다.
상술한 본 발명에 따르면, 필드 산화층이 형성될 부분을 제한적으로 먼저 설정할 수 있어, 후속 공정에 의한 영향을 받지 않고 실리콘 질화물 장벽층에 둘러싸인 필드 산화층을 형성할 수 있다.
보이드 문제가 발생할 수 있는 HDP-CVD 산화물의 사용을 배제할 수 있고, 모트 발생을 억제할 수 있는 소자 분리 구조를 구현할 수 있다. 실리콘 기판과 이에 직접 접촉하게 증착되는 실리콘 질화물층 간의 스트레스에 의해 유발될 수 있는 실리콘 기판 결함 밀도 증가 및 이로 인한 누설 전류 열화 현상을 버퍼층의 도입으로 해소할 수 있다. 또한, 열적 산화 과정을 수행할 때 수반되는 부피 팽창에 의한 스트레스를, 버퍼 공간을 기판 상에 확보함으로써 억제할 수 있다.
이에 따라, 소자 신뢰성을 보다 더 확보할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (7)

  1. 반도체 기판에 액티브 영역과 소자 분리 영역의 경계에 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 내벽 표면을 덮고 인접하는 상기 반도체 기판 표면으로 연장되는 스트레스 버퍼층을 형성하는 단계;
    상기 스트레스 버퍼층 상에 상기 제1트렌치를 채우는 산화 장벽층을 형성하는 단계;
    상기 산화 장벽층의 일부를 식각하여 상기 소자 분리 영역의 일부를 노출시키는 단계; 및
    상기 소자 분리 영역 부분을 산화시켜 필드 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  2. 제1항에 있어서,
    상기 스트레스 버퍼층은
    상기 제1트렌치 내벽 표면을 덮는 부분의 두께가 상기 반도체 기판 표면 상으로 연장되는 부분의 두께에 비해 50 내지 70% 정도의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  3. 제1항에 있어서,
    상기 스트레스 버퍼층은
    공정 챔버의 압력을 10 내지 100Torr 정도로 설정 유지하고,
    온도를 600 내지 800℃로 설정 유지하고,
    소스 가스로 TEOS 및 산소 가스(O2)를 이용하는 증착 과정에 의한 실리콘 산화물층으로 형성되는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  4. 제1항에 있어서,
    상기 산화 장벽층은
    실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  5. 제1항에 있어서,
    상기 소자 분리 영역의 일부를 노출시키는 단계는
    상기 식각된 산화 장벽층에 의해 노출된 부분을 선택적으로 식각하여 상기 소자 분리 영역의 내부로 연장되되 상기 제1트렌치 보다 얕은 깊이의 제2트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  6. 제5항에 있어서,
    상기 제2트렌치 형성 후에 상기 제2트렌치에 인접하여 노출되는 상기 스트레스 버퍼층 부분을 선택적으로 제거하여 상기 소자 분리 영역 상측에 버퍼 공간을 확보하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
  7. 제6항에 있어서,
    상기 스트레스 버퍼층 부분의 제거에 의해 노출되는 상기 반도체 기판 부분을 수산화암모늄 인산 수용액(NH4OH, H2O2, H2O)을 이용하여 대략 70 내지 140㎚ 정도 식각하여 상기 버퍼 공간을 더 확장하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626018A (zh) * 2008-07-07 2010-01-13 精工电子有限公司 半导体器件
CN102222643A (zh) * 2011-06-24 2011-10-19 中国科学院微电子研究所 集成电路制作过程中冗余金属填充的方法及半导体器件
CN115881750A (zh) * 2023-02-02 2023-03-31 合肥晶合集成电路股份有限公司 图像传感器及其制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626018A (zh) * 2008-07-07 2010-01-13 精工电子有限公司 半导体器件
CN101626018B (zh) * 2008-07-07 2014-05-07 精工电子有限公司 半导体器件
CN102222643A (zh) * 2011-06-24 2011-10-19 中国科学院微电子研究所 集成电路制作过程中冗余金属填充的方法及半导体器件
CN115881750A (zh) * 2023-02-02 2023-03-31 合肥晶合集成电路股份有限公司 图像传感器及其制作方法
CN115881750B (zh) * 2023-02-02 2023-05-23 合肥晶合集成电路股份有限公司 图像传感器及其制作方法

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