KR20050010226A - 반도체 소자의 트렌치형 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 트렌치의 탑코너 라운딩 효과를 구현하면서 모우트 현상을 억제할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 반도체 기판 상에 소자분리영역을 정의하는 패턴으로 형상화된 패드산화막과 패드질화막의 적층 패드를 형성하는 단계, 상기 적층 패드에 의해 노출된 상기 반도체 기판 표면에 상기 패드산화막과 상기 반도체 기판 사이로 연장되는 라운드 형태의 버즈빅을 갖는 실리콘산화막을 형성하는 단계, 상기 적층 패드를 식각마스크로 상기 실리콘산화막과 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채울때까지 상기 적층 패드 상부에 갭필절연막을 형성하는 단계, 상기 적층 패드 표면이 드러날때까지 상기 갭필절연막을 평탄화시키는 단계, 및 상기 적층 패드를 제거하는 단계를 포함한다.

Description

반도체 소자의 트렌치형 소자분리막 형성 방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.

트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시한 후, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학기계적연마(chemicalmechanical polishing, CMP) 공정을 실시한 다음, 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하게 된다.

도 1a 내지 도 1c는 종래 기술에 따른 트렌치형 소자분리막의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴(도시 생략)을 형성한다. 이어서, 감광막패턴을 식각마스크로 패드질화막과 패드산화막을 순차적으로 패터닝하여 트렌치가 형성될 반도체 기판(11) 표면을 노출시킨 후, 감광막패턴을 제거한다.

다음으로, 패터닝된 패드질화막(13)을 식각마스크로 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다. 그리고, 트렌치(14)를 충분히 채울때까지 패드질화막 상부에 갭필절연막(15)을 증착한 후, 패드질화막(13)의 표면이 드러날때까지 화학적기계적연마를 진행하여 갭필절연막(15)을 평탄화시킨다. 이하, 평탄화된 갭필절연막(15)을 '소자분리막(15)'이라고 약칭한다.

도 1b에 도시된 바와 같이, 패드질화막(13)을 선택적으로 습식식각한다. 이때, 패드질화막(13)은 인산용액(H₃PO₄) 등의 습식식각용액을 이용한다.

도 1c에 도시된 바와 같이, 패드질화막(13) 식각후 노출되는 패드산화막(12)을 습식식각한다. 이때, 패드산화막(12)은 BOE(Buffered Oxide Etchant) 용액을 이용하여 습식식각하는데, BOE 용액이 패드질화막(13) 제거후 노출된 소자분리막(15)의 상부 및 측면으로 동시에 침투하여 소자분리막(15)의 단차를 낮춘다.

그러나, 종래 기술은 패드산화막(12) 식각시 식각용액이 소자분리막(15)의 측면으로도 침투하기 때문에 패드산화막(12)이 완전히 제거된 후 활성영역으로 작용하는 반도체 기판(11)에 접하는 소자분리막(15)의 상측 모서리 부분이 과도식각되는 문제가 있다.

이와 같이, 소자분리막(15)의 상측 모서리 부분이 과도식각되면 소자분리막(15)의 상측 모서리 부분이 반도체 기판(11) 표면보다 낮아지는 모우트(M)가 발생되고, 이 모우트로 인해 후속 게이트전극 증착 및 패터닝후에 모우트에 게이트전극의 잔막이 잔류하는 문제를 초래한다.

위와 같은 게이트전극의 잔막을 제거하지 않으면, 이웃하는 게이트전극간에브릿지(bridge)가 발생하고, 후속 콘택플러그 공정시 콘택플러그와 게이트전극의 숏트를 유발하는 문제가 있다.

또한, 종래 기술은 트렌치의 탑코너(11a)가 라운딩(rounding)없이 가파른 프로파일을 갖고 형성되므로 이 가파른 탑코너에 전계가 집중되어 리프레시 열화 및 문턱전압 하락의 문제를 초래한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 트렌치의 탑코너 라운딩 효과를 구현하면서 모우트 현상을 억제할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래 기술에 따른 트렌치형 소자분리막의 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 패드산화막

23 : 패드질화막 24 : 로코스산화막

25 : 트렌치 26 : 소자분리막

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 소자분리영역을 정의하는 패턴으로 형상화된 패드산화막과 패드질화막의 적층 패드를 형성하는 단계, 상기 적층 패드에 의해 노출된 상기 반도체 기판 표면에 상기 패드산화막과 상기 반도체 기판 사이로 연장되는 라운드 형태의 버즈빅을 갖는 실리콘산화막을 형성하는 단계, 상기 적층 패드를 식각마스크로 상기 실리콘산화막과 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채울때까지 상기 적층 패드 상부에 갭필절연막을 형성하는 단계, 상기 적층 패드 표면이 드러날때까지 상기 갭필절연막을 평탄화시키는 단계, 및 상기 적층패드를 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 형성한다. 이때, 패드산화막(22)은 50Å∼200Å 두께로 형성하고, 패드질화막(23)은 1000Å∼3000Å의 두께로 형성한다.

다음에, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴을 형성한 후, 감광막패턴을 식각마스크로 패드질화막(23)과 패드산화막(22)을 식각하여 소자분리영역이 형성될 반도체 기판(21) 표면을 노출시킨다.

다음에, 감광막패턴을 제거한 후, 통상적으로 알려진 로코스(LOCOS) 공정을 진행한다. 이때, 로코스 공정은 습식열산화 방법을 의미하며, 950℃의 고온에서 이루어진다.

이러한 로코스 공정 진행후에 표면이 노출된 반도체 기판(21) 에는 버즈빅(Bird's beak, 24a)을 갖는 실리콘산화막(24)이 성장된다. 이하, 실리콘산화막(24)을 로코스산화막(24)이라고 약칭한다.

위와 같은 로코스산화막(24)은 패드산화막(22)과 반도체 기판(21) 사이로 연장되는 라운드(roung) 형태의 버즈빅(24a)을 갖고 형성되어 후속 공정에서 형성되는 트렌치의 탑코너가 라운드 형태가 되도록 할 수 있다.

도면부호 't'는 후속 트렌치가 형성될 영역을 표시한 것이다.

도 2b에 도시된 바와 같이, 잔류하는 패드질화막(23)을 식각마스크로 로코스산화막(24)을 식각하고 연속해서 로코스산화막(24) 아래의 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(25)를 형성한다.

이때, 트렌치(25)가 도 2a의 't'의 형태로 식각되어 형성되기 때문에 로코스산화막(24)은 버즈빅(24a)을 제외한 나머지 부분이 모두 제거된다.

도 2c에 도시된 바와 같이, 트렌치(25)를 갭필절연막으로 채우는데, 예컨대 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 트렌치(25)를 매립한다. 이어서, 화학기계적연마(CMP) 공정을 실시하여 산화막을 평탄화한다. 이하, 평탄화된 산화막을 소자분리막(26)이라고 한다.

도 2d에 도시된 바와 같이, 패드질화막(23)을 제거한다. 이때, 패드질화막(23)은 인산용액(H₃PO₄) 등의 습식식각용액을 이용한다.

도 2e에 도시된 바와 같이, 패드질화막(23) 식각후 노출되는 패드산화막(22)을 습식식각한다. 여기서, 패드산화막(22)은 BOE 용액을 이용하여 습식식각하는데, BOE 용액이 패드질화막(23) 제거후 노출된 소자분리막(26)의 상부 및 측면으로 동시에 침투하여 소자분리막(26)의 단차를 낮춘다.

이때, 패드산화막(22) 제거시에 모우트 발생 지역에 미리 버즈빅(24a)이 채워져 있으므로 모우트 발생을 최소화시킨다.

그리고, 버즈빅(24a)의 형태를 그대로 따라가므로 트렌치(25)의 탑코너 프로파일(21a)이 라운드해진다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 트렌치의 탑코너를 라운드하게 형성하므로써 스트레스를 감소시켜 리프레시 및 험프(Hump) 효과를 개선시킬 수 있는 효과가 있다.

또한, 트렌치의 탑코너를 라운드하게 형성하므로써 실질적으로 활성영역의 폭을 증가시켜 문턱전압을 상승시킬 수 있는 효과가 있다.

또한 모우트 발생을 억제하므로써 후속 공정에서 발생할 수 있는 불량소스(게이트 잔막)를 제거하여 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 반도체 기판 상에 소자분리영역을 정의하는 패턴으로 형상화된 패드산화막과 패드질화막의 적층 패드를 형성하는 단계;

   상기 적층 패드에 의해 노출된 상기 반도체 기판 표면에 상기 패드산화막과 상기 반도체 기판 사이로 연장되는 라운드 형태의 버즈빅을 갖는 실리콘산화막을 형성하는 단계;

   상기 적층 패드를 식각마스크로 상기 실리콘산화막과 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;

   상기 트렌치를 채울때까지 상기 적층 패드 상부에 갭필절연막을 형성하는 단계;

   상기 적층 패드 표면이 드러날때까지 상기 갭필절연막을 평탄화시키는 단계; 및

   상기 적층 패드를 제거하는 단계

   를 포함하는 반도체 소자의 소자분리막 형성 방법.
2. 제1항에 있어서,

   상기 트렌치를 형성하는 단계는,

   상기 버즈빅을 제외한 상기 실리콘산화막의 대부분을 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
3. 제1항에 있어서,

   상기 실리콘산화막을 형성하는 단계는,

   로코스 공정을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.