KR20050002037A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 모우트가 발생함에 따른 게이트전극간 브릿지 및 데이터유지시간의 감소와 험프(Hump) 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 트렌치 패턴으로 패터닝된 패드질화막을 형성하는 단계, 상기 패드질화막의 측벽에 절연막측벽을 형성하는 단계, 상기 패드질화막과 상기 절연막측벽을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 절연막측벽을 제거하여 상기 트렌치와 상기 패드질화막에 의해 제공되는 계단형 홈을 형성하는 단계, 상기 계단형 홈 내부에 라이너질화막에 의해 에워싸이면서 표면이 평탄한 갭필산화막을 형성하는 단계, 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함하므로써, 인산용액을 이용한 패드질화막 제거시 라이너질화막의 손실을 최소화할 수 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 순차적으로 형성한 후, 패드질화막 상에 소자분리영역을 정의하는 감광막패턴(도시 생략)을 형성한다. 이어서, 감광막패턴을 식각마스크로 패드질화막(13)과 패드산화막(12)을 차례로 식각하여 트렌치가 형성될 반도체 기판(11) 표면을 노출시킨 후, 감광막패턴을 제거한다.
다음에, 패드질화막(13)을 식각마스크로 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한 후, 트렌치(14) 식각시 발생된 식각손실층을 제거하기 위해 희생산화(sacrificial oxidation, 도시 생략) 및 측벽산화(wall oxidation)를 진행하여 트렌치(14)의 바닥 및 측벽에 측벽산화막(15)을 형성한다.
다음으로, 측벽산화막(15)을 포함한 전면에 스트레스를 완화시켜 리프레시를개선하기 위한 라이너질화막(liner nitride, 16)을 증착한 후, 트렌치(14)를 충분히 매립하도록 라이너질화막(16) 상에 갭필산화막(17)을 형성한다.
도 1b에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 갭필산화막(17)을 평탄화한다. 이때, 화학적기계적연마시 패드질화막(13) 상부의 라이너질화막(16)도 연마된다.
전술한 바와 같은, 일련의 공정을 통해 형성되는 소자분리막(18)은 트렌치(14) 표면상에 형성된 측벽산화막(15), 측벽산화막(15) 상에 형성된 라이너질화막(16) 및 트렌치(14)를 매립하면서 라이너질화막(16) 상에 형성된 갭필산화막(17)으로 구성된다.
도 1c에 도시된 바와 같이, 패드질화막(13)을 인산용액을 이용한 습식식각을 통해 제거한다. 이때, 패드산화막(12) 표면이 노출될때까지 패드질화막(13)을 인산용액에 담그는 과도식각(over etch)이 수반되기 때문에 라이너질화막(16)의 손실('X' 참조)을 피할 수 없다.
즉, 패드질화막(13)의 습식 제거시에 과도식각으로 인해 라이너질화막(16)이 동시에 제거되어 소자분리막(18)의 탑코너 부분에서 반도체 기판(11) 표면 아래로 라이너질화막(16)이 소실될 수 밖에 없다.
이로써, 도 1d에 도시된 바와 같이, 패드산화막(12)을 제거한 후의 후속 세정 공정에서 갭필산화막(17)의 손실이 발생하여 모우트(Moat, M)가 발생한다.
도 1e에 도시된 바와 같이, 모우트(M)가 발생된 상태에서 게이트산화막(19)을 형성하고, 게이트산화막(19) 상에 게이트전극용 도전막(20)을 증착하면 모우트에 도전막(20)이 채워진다.
그러나, 종래기술은, 게이트전극을 형성하기 위한 식각 공정후에 이 모우트(M)에 도전막의 잔막(Residue)이 잔류하고, 잔막을 완전히 제거하지 않으면 게이트전극간 브릿지를 발생시키는 문제가 있다.
또한, 모우트(M) 지역에서 데이터유지시간(data retention time)의 감소와 험프(Hump) 현상을 유발시키는 문제점이 있다. 여기서, 험프 현상이라 함은 게이트전극에 전압인가시 모우트 현상이 발생된 트렌치의 모서리 부분에 국부적으로 전계가 집중됨에 따라 트렌치 모서리의 전계(Electric field)가 트렌치 중심의 전계보다 커지게 되어, 트랜지스터가 두 번 턴-온(Turn on)되는 현상을 의미한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 모우트가 발생함에 따른 게이트전극간 브릿지 및 데이터유지시간(data retention time)의 감소와 험프(Hump) 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드산화막
33 : 패드질화막 34 : 산화막측벽
35 : 트렌치 36 : 측벽산화막
37 : 라이너질화막 38 : 갭필산화막
39 : 소자분리막 40 : 게이트산화막
41 : 게이트전극용 도전막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 트렌치 패턴으로 패터닝된 패드질화막을 형성하는 단계, 상기 패드질화막의 측벽에 절연막측벽을 형성하는 단계, 상기 패드질화막과 상기 절연막측벽을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 절연막측벽을 제거하여 상기 트렌치와 상기 패드질화막에 의해 제공되는 계단형 홈을 형성하는 단계, 상기 계단형 홈 내부에 라이너질화막에 의해 에워싸이면서 표면이 평탄한 갭필산화막을 형성하는 단계, 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 절연막측벽을 형성하는 단계는 상기 패드질화막을 포함한 상기 반도체 기판 상부에 산화막을 증착하는 단계, 및 상기 산화막을 건식식각하는 단계를 포함하는 것을 특징으로 하고, 상기 계단형 홈을 형성하는 단계에서, 상기 절연막측벽은 BOE 용액을 이용하는 제거하는 것을 특징으로 하며, 상기 트렌치를 형성하는 단계는, 상기 절연막측벽의 손실을 방지하기 위해 Cl2, O2및 N2의 혼합가스를 이용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 순차적으로 형성한다. 이때, 패드산화막(32)은 50Å∼200Å 두께로 형성하고, 패드질화막(33)은 1000Å∼3000Å 두께로 형성한다.
다음으로, 패드질화막(33) 상에 소자분리영역을 정의하는 감광막패턴(도시 생략)을 형성한다. 이어서, 감광막패턴을 식각마스크로 패드질화막(33)과 패드산화막(32)을 차례로 식각하여 트렌치가 형성될 반도체 기판(31) 표면을 노출시킨 후, 감광막패턴을 제거한다.
이상의 공정에 의해 형성되는 패드산화막(32)과 패드질화막(33)의 적층패턴은 트렌치를 형성하기 위한 마스크 역할을 수행한다.
다음으로, 패드산화막(32)과 패드질화막(33)의 적층패턴을 포함한 전면에 산화막을 증착한 후 식각하여 적층패턴의 양측벽에 접하는 산화막측벽(34)을 형성한다. 이때, 산화막측벽(34)은 산화막을 전면에 증착한 후 건식식각을 통해 형성한다.
한편, 산화막측벽(34)은 폴리실리콘막을 증착 및 에치백하여 측벽을 형성하고 후속 공정으로 산화시켜 형성할 수도 있으나, 폴리실리콘막을 이용하는 경우에는 에치백후 잔류물이 존재하여 이 잔류물을 제거하는 공정이 추가되어야 하기 때문에 공정이 복잡하다.
도 2b에 도시된 바와 같이, 산화막측벽(34) 및 패드질화막(33)을 식각마스크로 노출된 반도체 기판(31)을 1500∼4000Å 깊이로 식각하여 트렌치(35)를 형성한다. 이때, 산화막측벽(34)의 손실을 방지하기 위해 트렌치(35) 형성시 가스로는 Cl2, O2및 N2의 혼합가스를 이용한다.
도 2c에 도시된 바와 같이, 산화막측벽(34)을 제거한다. 이때,산화막측벽(34)은 통상적으로 이용되는 산화막 습식식각 공정을 이용하여 제거한다. 예를 들면, BOE 용액을 이용한다.
여기서, 산화막측벽(34) 제거후에 트렌치(35)의 어깨(shoulder) 부분이 드러난다. 따라서, 산화막측벽(34) 제거후에는 트렌치(35), 패드산화막(32) 및 패드질화막(33)에 의해 제공되는 계단형 홈이 형성된다.
도 2d에 도시된 바와 같이, 트렌치(35) 식각시 발생된 식각손상을 제거하기 위해 희생산화(도시 생략) 및 희생산화막 습식제거 공정을 실시한 후, 측벽산화를 진행하여 트렌치(35)의 바닥 및 측벽에 측벽산화막(36)을 형성한다.
이때, 측벽산화막(36)은 50Å∼200Å 두께로 형성한 열산화막으로서, 측벽산화막(36)은 트렌치(35)의 어깨부를 지나 패드산화막(32)과 만나는 곳까지 연장한다.
다음으로, 측벽산화막(36)을 포함한 계단형 홈 전면에 스트레스를 완화시켜 리프레시를 개선하기 위한 라이너질화막(37)을 증착한 후, 트렌치(35)를 충분히 매립하도록 라이너질화막(37) 상에 갭필산화막(38)을 형성한다. 여기서, 갭필산화막(38)은 매립특성이 우수한 고밀도플라즈마(HDP) 방식의 산화막이다.
도 2e에 도시된 바와 같이, 화학적기계적연마(CMP)를 통해 갭필산화막(38)을 평탄화한다. 이때, 화학적기계적연마가 패드질화막(33) 표면이 드러날때까지 진행되므로 패드질화막(33) 상부의 라이너질화막(37)도 연마된다.
전술한 바와 같은, 일련의 공정을 통해 형성되는 소자분리막(39)은 트렌치(35) 표면 상에 형성된 측벽산화막(36), 측벽산화막(36) 상에 형성된 라이너질화막(37) 및 트렌치(35)를 매립하면서 라이너질화막(37) 상에 형성된 갭필산화막(38)으로 구성되고, 궁극적으로는 소자분리막(39)이 트렌치(35)를 포함하는 계단형 홈 내부에 매립되는 형태가 된다.
여기서, 계단형 홈 내부에서 국부적으로 계단 모양으로 된 트렌치(35)의 어깨부로 인해, 갭필산화막(38)의 상부는 돌출부(38a)로 형상화되며, 돌출부(38a)를 갖는 갭필산화막(38)을 화학적기계적연마후 잔류하는 라이너질화막(37)이 에워싸고 있다. 따라서, 패드질화막(33)의 에지는 트렌치(35)의 외부에 위치한다.
도 2f에 도시된 바와 같이, 패드질화막(33)을 인산용액을 이용한 습식식각을 통해 제거한다. 이때, 패드질화막(32)에 인접한 라이너질화막(37)도 동시에 제거되지만, 갭필산화막(38) 아래의 라이너질화막(37)까지는 습식식각용액이 미치지 않으므로 갭필산화막(38) 아래에는 라이너질화막(37)이 잔류한다.
만약, 습식식각 용액이 갭필산화막(38) 아래의 라이너질화막(37)까지 도달한다고 하더라도, 라이너질화막(37)이 갭필산화막(38)의 돌출부(38a) 아래에서 측면으로 연장되고 있기 때문에, 습식식각용액이 라이너질화막(37)의 상부 에지부에 도달할 때까지 돌출부(38a) 아래에서 측면으로 투과하는데 시간이 걸린다.
따라서, 패드질화막(33) 제거 공정이 완료되면, 습식식각용액의 투과는 라이너질화막(37)의 상부 에지에 못미치는 지점에서 중지한다.
도 2g에 도시된 바와 같이, 웰 및 트랜지스터의 문턱전압 조절을 위한 이온주입을 실시한 후 잔류하는 패드산화막(32)을 제거한다. 위와 같은 패드산화막(32) 제거후에 소자분리막(39)은 반도체 기판(31)과의 단차가 더욱 낮아질 수 있다. 즉,동일한 산화막질인 갭필산화막(38)의 상부가 추가로 식각되어 평탄화된다. 아울러, 갭필산화막(38)의 어깨부(38a)와 측벽산화막(36)도 그 측면이 일부분 식각될 수 있으나, 패드산화막(32)이 매우 얇기 때문에 모우트를 발생시킬 정도로 식각되지는 않는다.
따라서, 잔류하는 라이너질화막(37)이 트렌치(35)의 어깨부까지 연장되어 형성되어 있으므로 패드산화막(32)을 제거하는 과정에서 활성영역과 소자분리막(39) 경계부근에서 산화막손실이 발생하지 않는다.
다음으로, 반도체 기판(31) 상에 게이트산화막(40)을 형성한 후, 게이트산화막(40) 상에 게이트전극용 도전막(41)을 형성한다.
전술한 실시예에 따르면, 라이너질화막을 활성영역까지 수평으로 확장할 수 있으므로 후속 패드질화막 식각과정에서 라이너질화막이 과도식각되는 정도를 줄일 수 있고, 이로써 후속 식각과정이나 세정과정에서 활성영역과 소자분리막의 경계부근에서 산화막이 손실되어 발생하는 모우트를 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 패드질화막 제거시 라이너질화막의 손실을 최소화하므로써 모우트 현상을 억제하여 데이터유지시간를 개선함과 동시에 험프 현상을 방지할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판 상에 트렌치 패턴으로 패터닝된 패드질화막을 형성하는 단계;상기 패드질화막의 측벽에 절연막측벽을 형성하는 단계;상기 패드질화막과 상기 절연막측벽을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 절연막측벽을 제거하여 상기 트렌치와 상기 패드질화막에 의해 제공되는 계단형 홈을 형성하는 단계;상기 계단형 홈 내부에 라이너질화막에 의해 에워싸이면서 표면이 평탄한 갭필산화막을 형성하는 단계; 및상기 패드질화막을 선택적으로 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서,상기 절연막측벽을 형성하는 단계는,상기 패드질화막을 포함한 상기 반도체 기판 상부에 산화막을 증착하는 단계; 및상기 산화막을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서,상기 계단형 홈을 형성하는 단계에서,상기 절연막측벽은 BOE 용액을 이용하는 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서,상기 트렌치를 형성하는 단계는,상기 절연막측벽의 손실을 방지하기 위해 Cl2, O2및 N2의 혼합가스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서,상기 갭필산화막을 형성하는 단계는,상기 계단형 홈을 형성하는 상기 트렌치의 측벽에 측벽산화막을 형성하는 단계;상기 측벽산화막을 포함한 상기 패드질화막 상에 상기 라이너질화막을 형성하는 단계;상기 트렌치를 채울때까지 상기 라이너질화막 상에 상기 갭필산화막을 형성하는 단계; 및상기 패드질화막의 표면이 드러날때까지 상기 갭필산화막을 화학적기계적연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020030043083A KR20050002037A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 소자분리막 형성 방법 |
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ID=37217599
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745067B1 (ko) * | 2005-05-18 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 및 그 형성방법 |
-
2003
- 2003-06-30 KR KR1020030043083A patent/KR20050002037A/ko not_active Application Discontinuation
Cited By (3)
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|---|---|---|---|---|
| KR100745067B1 (ko) * | 2005-05-18 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 및 그 형성방법 |
| US7482246B2 (en) | 2005-05-18 | 2009-01-27 | Hynix Semiconductor Inc. | Trench isolation structure in a semiconductor device and method for fabricating the same |
| US7968948B2 (en) | 2005-05-18 | 2011-06-28 | Hynix Semiconductor Inc. | Trench isolation structure in a semiconductor device and method for fabricating the same |
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