KR20030000951A - 반도체장치의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 트렌치 소자분리막 형성공정시 패드산화막 제거시 소자분리막 상단 모서리에서 과도식각되어 발생하는 모트현상을 제거하기 위해 소자분리영역을 형성한 후 패드산화막과 패드질화막의 측벽에 산화막과 질화막으로 이루어진 이중 스페이서를 형성함으로써 패드산화막을 식각할 때 질화막스페이서에 과도식각을 방지하여 전계집중에 의한 접합누설전류를 줄여서 소자의 전기적 열화를 방지할 수 있도록 한 이점이 있다.

Description

반도체장치의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 트렌치 소자분리막 형성공정시 패드산화막 제거시 소자분리막 상단 모서리에서 과도식각되어 발생하는 모트현상을 제거하기 위해 소자분리영역을 형성한 후 패드산화막과 패드질화막의 측벽에 산화막과 질화막으로 이루어진 이중 스페이서를 형성함으로써 패드산화막을 식각할 때 질화막스페이서에 과도식각을 방지하여 전계집중에 의한 접합누설전류를 줄여서 소자의 전기적 열화를 방지할 수 있도록 한 반도체장치의 소자분리막 형성방법에 관한 것이다.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세 공정 기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브마이크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리기술이 필요하게 되었다.

이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.

더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.

그런데, STI 공정은 접합 누설 전류 특성이 양호해지도록 트렌치 내부면에 존재하는 식각 손상을 제거해야만 한다. 이에, 트렌치 식각 후에 고온 열처리 및 희생산화막 처리 공정으로 식각 손상을 제거하며 부가적으로 식각된 트렌치 프로파일을 완만하게 형성시켜 모서리 부분에 집중될 수 있는 스트레스의 집중을 방지한다.

도 1은 종래 기술에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위한 단면도이다.

여기에 도시된 바와 같이 STI형 소자분리막 형성방벙은 우선, 실리콘기판(10)에 패드산화막(12)을 150Å 증착하고, 그 위에 패드질화막(13)을 1500Å 정도 적층한 후에 소자분리 영역을 확보하기 위한 마스크 및 식각 공정을 실시하여 패드질화막(13) 및 패드산화막(12)을 패터닝한다. 그 다음, 패터닝된 패드질화막(13) 및 패드산화막(12)을 마스크로 삼아 개방된 기판(10) 표면에 소정 깊이의 트렌치를 형성한다. 이어서, 트렌치 식각시 발생하는 기판(10) 손상을 줄이기 위해 트렌치내에 1차 열산화막을 1500Å 정도 형성하고, 다시 이를 제거한다. 그런다음 트렌치 내부에 2차 열산화막(11)을 형성하고 고밀도 플라즈마(high density plasma) 방식을 이용하여 트렌치 내부를 충분히 매립할 정도의 두께로 갭필산화막(14)을 증착한다.

그리고, 도면에는 도시되지 않았지만 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함) 공정을 실시하여 트렌치 영역의 갭필산화막 표면을 패드질화막 표면까지 평탄화하고, 습식식각으로 갭필산화막을 원하는 높이로 단차를 조절한다. 그런다음 패드질화막을 인산용액으로 습식식각한 후 패드산화막을 불산용액으로 습식식각할 때 트렌치의 1차 열산화막 및 2차 열산화막의 형성과 제거시 패드산화막에 손실이 발생하여 소자분리막 끝단부의 패드산화막이 과도하게 식각되어 기판 표면 아래로 꺼지는 모트(moat)(a)현상이 일어나게 된다.

이러한 모트는 소자구동시 소자영역의 끝단에 전기적 집중현상이 유발되어서 소자의 전기적 열화를 가져올 뿐만 아니라 심한 경우에는 소자영역과 소자분리막 경계부위가 과도하게 식각되어서 게이트형성시 게이트전극 물질이 잔류하게 되고 그 결과 게이트전극과 게이트전극 사이의 분리가 되지 않아서 전기적 쇼트를 유발하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 트렌치 소자분리막 형성공정시 패드산화막 제거시 소자분리막 상단 모서리에서 과도식각되어 발생하는 모트현상을 제거하기 위해 소자분리영역을 형성한 후 패드산화막과 패드질화막의 측벽에 산화막과 질화막으로 이루어진 이중 스페이서를 형성함으로써 패드산화막을 식각할 때 질화막스페이서에 과도식각을 방지하여 전계집중에 의한 접합누설전류를 줄여서 소자의 전기적 열화를 방지할 수 있도록 한 반도체장치의 소자분리막 형성방법을 제공함에 있다.

도 1은 종래 기술에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위한 단면도이다.

도 2내지 도 10은 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 기판 20 : 패드산화막

30 : 패드질화막 40 : 산화막스페이서

50 : 질화막스페이서 60 : 1차 열산화막

70 : 2차 열산화막 80 : 갭필산화막

90 : 제 2산화막 100 : 게이트산화막

110 : 소자분리막

상기와 같은 목적을 실현하기 위한 본 발명은 기판위에 패드산화막과 패드질화막을 순차적으로 형성하고 마스크 공정후 필드영역의 패드질화막과 패드산화막을 식각해서 소자분리영역을 정의하는 단계와, 소자분리영역을 정의한 후 전면에 제 1산화막을 증착하고 블랭킷 식각하여 소자분리영역 내측벽에 산화막스페이서를 형성하는 단계와, 산화막스페이서를 형성한 후 전면에 질화막을 증착한 후 블랭킷 식각하여 소자분리영역 내측벽에 질화막스페이서를 형성하는 단계와, 질화막스페이서를 형성한 후 소자분리영역을 트렌치 식각하여 기판 하부로 트렌치를 형성하는 단계와, 트렌치를 형성한 후 트렌치 내측벽에 1차 열산화막을 형성하는 단계와, 1차 열산화막을 제거한 후 2차 열산화막을 형성하는 단계와, 2차 열산화막을 형성한 후 트렌치를 매립시키기 위한 갭필산화막을 결과물 전면에 증착하는 단계와, 갭필산화막을 증착한 후 CMP공정으로 평탄화하는 단계와, 평탄화한 후 습식식각으로 갭필산화막의 단차를 조절한 후 패드질화막과 패드산화막을 제거하는 단계와, 패드산화막을 제거한 후 열산화시켜 제 2산화막을 형성한 후 이온주입공정을 진행하는 단계와, 이온주입공정을 진행한 후 제 2산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.

위에서 패드산화막은 열산화막으로써 30∼300Å의 두께로 형성하는 것을 특징으로 한다.

또한, 패드질화막은 500∼3000Å의 두께로 형성하는 것을 특징으로 한다.

또한, 제 1산화막은 30∼300Å의 두께로 증착하는 것을 특징으로 한다.

또한, 질화막은 30∼100Å의 두께로 증착하는 것을 특징으로 한다.

또한, 트렌치는 기판 표면기준으로 1000∼5000Å의 깊이로 식각하여 형성하는 것을 특징으로 한다.

또한, 1차 열산화막은 700∼1100℃에서 열산화시켜 50∼300Å의 두께로 형성하는 것을 특징으로 한다.

또한, 1차 열산화막의 제거는 불산(HF)나 BOE용액을 이용하여 습식식각으로 제거하는 것을 특징으로 한다.

또한, 2차 열산화막은 700∼1100℃에서 열산화시켜 50∼300Å의 두께로 형성하는 것을 특징으로 한다.

또한, 갭필산화막은 고밀도 플라즈마(high density plasma) 방식으로 형성하는 것을 특징으로 한다.

또한, CMP공정시 트렌치 영역의 갭필산화막을 충분히 갈아 패드질화막이 충분히 노출되도록 패드질화막 단차보다 낮게 갭필산화막을 갈아내는 것을 특징으로 한다.

또한, 패드질화막의 제거는 인산용액으로 습식식각하여 제거하는 것을 특징으로 한다.

또한, 패드산화막의 제거는 불산이나 BOE 용액으로 습식식각하여 제거하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2내지 도 10은 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위한 단면도들이다.

도 2에 도시된 바와 같이 기판(10)위에 패드산화막(20)과 패드질화막(30)을 순차적으로 형성하고 마스크 공정후 필드영역의 패드질화막(30)과 패드산화막(20)을 식각해서 소자분리영역(A)을 정의한다.

이때 패드산화막(20)은 열산화막으로써 30∼300Å의 두께로 형성하고 패드질화막(30)은 500∼3000Å의 두께로 형성한다.

그런다음 도 3에 도시된 바와 같이 전면에 제 1산화막(미도시)을 30∼300Å의 두께로 증착하고 블랭킷 건식식각으로 제 1산화막을 식각하여 소자분리영역(A)내측벽에 산화막스페이서(40)를 형성한다.

그런다음 도 4에 도시된 바와 같이 산화막스페이서(40)를 형성한 결과물 전면에 질화막(미도시)을 30∼100Å의 두께로 증착하고 블랭킷 건식식각으로 질화막을 식각하여 질화막스페이서(50)를 형성한다.

그런다음 트렌치 식각하여 기판(10) 표면기준으로 1000∼5000Å의 깊이로 트렌치(B)를 형성한다.

그런다음 도 5에 도시된 바와 같이 트렌치(B)를 형성한 후 700∼1100℃에서 열산화시켜 트렌치(B) 내부에 노출된 실리콘에 50∼300Å의 두께로 1차 열산화막(60)을 형성하여 트렌치 식각시 발생하는 기판(10) 손상을 치료하게 된다.

그런다음 도 6에 도시된 바와 같이 1차 열산화막(60)을 불산(HF)나 BOE용액을 이용하여 습식식각으로 제거한다. 이때 질화막스페이서(50)가 1차 열산화막(60) 제거시 패드산화막(20)의 소실을 방지하게 된다.

그런다음 도 7에 도시된 바와 같이 700∼1100℃에서 산화시켜 트렌치 내부에 2차 열산화막(70)을 50∼300Å의 두께로 형성한다.

그런다음 도 8에 도시된 바와 같이 고밀도 플라즈마(high density plasma) 방식을 이용하여 트렌치 내부를 충분히 매립할 정도의 두께로 갭필산화막(80)을 증착한다.

그리고, CMP 공정을 실시하여 트렌치 영역의 갭필산화막(80)을 충분히 갈아패드질화막(30)이 충분히 노출되도록 패드질화막(30) 단차보다 낮게 갭필산화막(80)을 갈아내고, 습식식각으로 갭필산화막(80)을 원하는 높이로 단차를 조절한다.

그런다음 도 9에 도시된 바와 같이 패드질화막(30)을 인산용액으로 습식식각하고, 패드산화막(20)을 불산용액으로 습식식각하게 된다.

이때 패드질화막(30) 제거시 질화막스페이서(50)에는 인산용액이 침투하기 힘들어서 잔류하게 되어 패드산화막(20) 제거시 소자분리막 끝단부의 패드산화막(20)이 과도하게 식각되는 것을 질화막스페이서(50)에 의해 방지하게 된다.

이후 노출된 실리콘 기판(10)을 열산화시켜 제 2산화막(90)을 형성한 후 이온주입공정을 진행한다.

그런다음 도 10에 도시된 바와 같이 이온주입공정을 완료한 후 제 2산화막(90)을 불산용액으로 제거한 후 게이트산화막(100)을 증착하여 최종 소자분리막(110)을 형성한다.

이렇게 산화막스페이서(40)와 질화막스페이서(50)의 이중 스페이서를 형성하여 트렌치 측벽에 형성된 1차 열산화막(60)과 2차 열산화막(70)을 제거할 때 패드산화막(20)의 소실을 방지하게 되고 패드산화막(20)을 식각할 때 질화막스페이서(50)에 의해 소자분리막(110) 끝부분에서의 과도식각을 방지하여 모트현상을 억제하게 된다.

상기한 바와 같이 본 발명은 트렌치 소자분리막 형성공정시 패드산화막 제거시 소자분리막 상단 모서리에서 과도식각되어 발생하는 모트현상을 제거하기 위해 소자분리영역을 형성한 후 패드산화막과 패드질화막의 측벽에 산화막과 질화막으로 이루어진 이중 스페이서를 형성함으로써 패드산화막을 식각할 때 질화막스페이서에 과도식각을 방지하여 전계집중에 의한 접합누설전류를 줄여서 소자의 전기적 열화를 방지할 수 있는 이점이 있다.

또한, 질화막스페이서에 의해 트렌치의 열산화막 형성과 제거시 패드산화막의 손실이 없으므로 라이너산화막 형성공정을 진행하지 않는 이점이 있다.

Claims (13)

1. 기판위에 패드산화막과 패드질화막을 순차적으로 형성하고 마스크 공정후 필드영역의 패드질화막과 패드산화막을 식각해서 소자분리영역을 정의하는 단계와,

   상기 소자분리영역을 정의한 후 전면에 제 1산화막을 증착하고 블랭킷 식각하여 소자분리영역 내측벽에 산화막스페이서를 형성하는 단계와,

   상기 산화막스페이서를 형성한 후 전면에 질화막을 증착한 후 블랭킷 식각하여 소자분리영역 내측벽에 질화막스페이서를 형성하는 단계와,

   상기 질화막스페이서를 형성한 후 상기 소자분리영역을 트렌치 식각하여 상기 기판 하부로 트렌치를 형성하는 단계와,

   상기 트렌치를 형성한 후 상기 트렌치 내측벽에 1차 열산화막을 형성하는 단계와,

   상기 1차 열산화막을 제거한 후 2차 열산화막을 형성하는 단계와,

   상기 2차 열산화막을 형성한 후 상기 트렌치를 매립시키기 위한 갭필산화막을 결과물 전면에 증착하는 단계와,

   상기 갭필산화막을 증착한 후 CMP공정으로 평탄화하는 단계와,

   상기에서 평탄화한 후 습식식각으로 상기 갭필산화막의 단차를 조절한 후 상기 패드질화막과 상기 패드산화막을 제거하는 단계와,

   상기 패드산화막을 제거한 후 열산화시켜 제 2산화막을 형성한 후 이온주입공정을 진행하는 단계와,

   상기에서 이온주입공정을 진행한 후 상기 제 2산화막을 제거하는 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
2. 제 1항에 있어서, 상기 패드산화막은 열산화막으로써 30∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
3. 제 1항에 있어서, 상기 패드질화막은 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
4. 제 1항에 있어서, 상기 제 1산화막은 30∼300Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
5. 제 1항에 있어서, 상기 질화막은 30∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
6. 제 1항에 있어서, 상기 트렌치는 기판 표면기준으로 1000∼5000Å의 깊이로 식각하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
7. 제 1항에 있어서, 상기 1차 열산화막은 700∼1100℃에서 열산화시켜 50∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
8. 제 1항에 있어서, 상기 1차 열산화막의 제거는 불산(HF)나 BOE용액을 이용하여 습식식각으로 제거하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
9. 제 1항에 있어서, 상기 2차 열산화막은 700∼1100℃에서 열산화시켜 50∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
10. 제 1항에 있어서, 상기 갭필산화막은 고밀도 플라즈마(high density plasma) 방식으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
11. 제 1항에 있어서, 상기 CMP공정시 트렌치 영역의 갭필산화막을 충분히 갈아 패드질화막이 충분히 노출되도록 패드질화막 단차보다 낮게 갭필산화막을 갈아내는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
12. 제 1항에 있어서, 상기 패드질화막의 제거는 인산용액으로 습식식각하여 제거하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
13. 제 1항에 있어서, 상기 패드산화막의 제거는 불산이나 BOE 용액으로 습식식각하여 제거하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.