KR100533380B1 - 반도체장치의 ｓｔｉ형 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 STI형 소자분리막 형성방법에 관한 것으로서, 특히 이 방법은 패드 산화막의 두께를 30∼70Å 정도로 얇게 줄여 희생 산화막 및 사이드월 산화막 공정시 패드 산화막의 산화 현상을 최대한 방지한다. 또한, 본 발명은 사이드월 산화막의 두께를 200∼300Å 정도로 증가시켜서 희생 산화막 공정으로 인한 패드 산화막의 식각 부위를 완전히 매립하여 이후 트렌치에 갭필 산화막을 매립할 경우 패드 산화막의 측면 주위에 보이드를 생성하지 않고 트렌치 내부를 채운다. 이에 따라, 본 발명은 패드 산화막 부위의 트렌치에 발생하는 보이드를 제거하여 소자분리막과 기판이 닿는 에지 부위에 발생하는 모트를 억제한다.

Description

반도체장치의 ＳＴＩ형 소자분리막 형성방법{Method of forming shallow trench isolation layer in semiconductor device}

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 실리콘 기판에 트렌치 식각을 하고 기판 손상을 보상하는 열산화 공정을 실시한 후에 트렌치 내부를 갭필 산화막으로 매립시 발생하는 보이드(void)를 제거할 수 있는 반도체장치의 STI형 소자분리막 형성방법에 관한 것이다.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.

이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.

더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.

그런데, STI 공정은 접합 누설 전류 특성이 양호해지도록 트렌치 내부면에 존재하는 식각 손상을 제거해야만 한다. 이에, 트렌치 식각 후에 고온 열처리 및 희생산화막 처리 공정으로 식각 손상을 제거하며 부가적으로 식각된 트렌치 프로파일을 완만하게 형성시켜 모서리 부분에 집중될 수 있는 스트레스의 집중을 방지한다.

도 1은 종래 기술에 의한 반도체장치의 STI형 소자분리막 제조 공정을 설명하기 위한 단면도이다.

이를 참조하면, 종래 STI형 소자 분리 방법은 우선, 실리콘 기판(10)에 패드 산화막(12)을 150Å, 그 위에 질화막(14)을 1500Å 정도 적층한 후에 소자 분리 영역을 확보하기 위한 마스크 및 식각 공정을 실시하여 질화막(14) 및 패드 산화막(12)을 패터닝한다. 그 다음, 패터닝된 질화막(14) 및 패드산화막(12)을 마스크로 삼아 개방된 기판(10) 표면에 소정 깊이의 트렌치를 형성한다. 이어서, 트렌치 식각시 발생하는 기판 손상을 줄이기 위해 트렌치내에 희생 산화막을 1500Å 정도형성하고, 다시 이를 제거한다. 다시 트렌치 내부에 사이드월 산화막(16)을 형성하고 고밀도 플라즈마(high density plasma) 방식을 이용하여 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막(20)을 증착한다. 그리고, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함) 공정을 실시하여 트렌치 영역의 갭필 산화막(20) 표면을 질화막(14) 표면까지 평탄화한다. 그 다음, 도면에 도시하지는 않았지만 실리콘질화막(14)을 제거하고, 세정 공정을 실시하여 STI형 소자분리막을 완성한다.

종래 기술에 의한 STI형 소자 분리막 제조 공정은 트랜치 내부의 기판 손상을 보상하기 위해 희생 산화막을 성장한 후에 이를 제거하는 공정을 실시하게 되는데, 이때 희생 산화막의 제거는 주로 HF 화학물을 사용한 세정 공정이기 때문에 도 1에 나타난 바와 같이 패드 산화막(12)의 측벽 부위가 식각된다.

패드 산화막(12)의 크기가 줄어들면 사이드월 산화막(16)을 성장시 그 두께를 패드 산화막(12)의 식각 부위를 보상할 만큼 정확하게 확보해야만 하였다. 즉, 사이드월 산화막(16)의 두께가 두꺼워지면 트렌치 면적이 좁아져 갭필 산화막(20)이 증착되기 어려운 반면에 그 두께가 얇아지면 패드 산화막(12) 식각 부위를 충분히 덮지 못해서 도면 부호 a에 도시된 바와 같이 이후 갭필 산화막의 성장시 패드 산화막의 측벽 주위에 보이드가 발생하는 문제점이 있었다.

이러한 보이드는 상부면의 산화막이 깊게 파이면서 소자 분리막의 에지 부위에 모트(moat)로 이어진다. 기판의 활성 영역과 소자 분리막의 경계면에 생성된 모트는 반도체장치의 동작시 전류-전압 사이에서 갑작스러운 급경사(hump)를 유발하여 소자의 오동작을 일으키는 단점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 패드 산화막의 두께를 줄이고 사이드월 산화막의 두께를 증가시킴으로써 희생 산화막 성장/제거 및 사이드월 산화막 성장시 발생하는 패드 산화막 측면 부위의 식각 손상으로 인해 활성 영역이 산화되는 현상을 최대한 억제하고 패드 질화막과 패드 산화막의 에지 부위의 홈을 사이드월 산화막으로 채워주어 갭필 산화막 증착시 패드 산화막 에지 부위에 주로 발생하는 보이드를 제거하는 반도체장치의 STI형 소자분리막 형성방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 순차적으로 30∼70Å 두께를 갖는 패드 산화박막과 500∼2000Å 두께를 갖는 질화막을 적층하는 단계와, 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 질화막과 패드 산화박막을 패터닝한 후에 상기 패턴에 의해 드러난 기판에 소정 깊이의 트렌치를 형성하는 단계와, 산화공정을 실시하여 트렌치 내에 식각 손상을 보상하기 위한 희생산화막을 형성한 후에 이를 제거하는 단계와, 산화공정을 실시하여 트렌치의 모서리 상부면을 완만하게 하면서 식각 손상에 의해 발생된 패드 산화막의 홈 부위를 제거하기 위하여 200∼300Å의 두께를 갖는 사이드월 산화막을 형성하는 단계와, 트렌치내에 갭필 산화막을 채워넣고 이를 평탄화한 후에 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도로서, 이를 참조하면, 본 발명의 STI형 소자분리막 제조 공정은 다음과 같다.

우선, 도 2a에 도시된 바와 같이 반도체기판인 실리콘기판(100)에 30∼70Å정도의 패드산화박막(102) 및 500∼2000Å두께의 질화막(104)을 적층한다. 이때, 패드산화막(102)의 성장은 700∼900℃의 온도 조건에서 이루어지며 건식 산화 내지 습식 산화 공정을 이용한다. 여기서, 패드 산화박막(102)은 이후 실시될 희생 산화막 및 사이드월 산화막 공정시 산소가 질화막과 패드 산화막 사이에 치고 들어가 활성 영역을 산화시키는 것을 최대한 억제할 수 있도록 그 두께를 얇게 한다.

그리고, 도 2b에 도시된 바와 같이 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 적층된 질화막(104) 및 패드산화막(102)을 패터닝한다. 그리고 패터닝된 질화막(104) 및 패드산화막(102)에 의해 노출된 기판(100)에 트렌치(106)를 형성한다. 이때, 트렌치(106) 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 약 2000∼4000Å정도로 한다.

그 다음, 도 2c에 도시된 바와 같이 트렌치 식각으로 인한 기판 손상을 보상하기 위하여 1000℃이상의 고온에서 산화 공정을 실시하여 상기 트렌치(106) 내부에 100∼200Å정도의 희생 산화막(도시하지 않음)을 성장한다. 그리고, HF 딥 공정을 실시하여 희생 산화막을 제거한다. 이로 인해 도면 부호 108에 나타난 바와 같이 트렌치에 의해 드러난 실리콘 기판 표면이 양호해진다.

그리고, 상기 희생 산화막 공정과 동일한 산화 공정을 진행하여 도 2d에 도시된 바와 같이 트렌치 내측에 200∼300Å의 두께로 사이드월 산화막(110)을 형성한다. 이때, 사이드월 산화막(110)의 성장은 750∼1100℃의 온도 조건에서 이루어지며 건식 산화 내지 습식 산화 공정을 이용한다. 여기서, 사이드월 산화막(110)은 트렌치의 모서리 상부면을 완만하게 하면서 트렌치 식각 손상에 의해 패드 산화막의 식각 홈 부위를 산화막으로 충분히 매립한다.

계속해서, 도 2e 및 도 2f에 도시된 바와 같이, 고밀도 플라즈마 방식을 이용하여 트렌치 내부에 갭필 산화막(112)을 매립하고, CMP 공정을 실시하여 질화막(104) 상부면이 드러날때까지 증착된 갭필 산화막(112)을 연마한 후에, 인산용액을 이용하여 질화막(104)을 제거한다. 이로 인해 기판(100)에는 소자의 분리영역과 활성영역을 구분하는 STI형 소자분리막(ISO)이 형성된다.

상술한 바와 같이, 본 발명은 패드 산화막의 두께를 얇게 줄여서 희생 산화막 및 사이드월 산화막 공정시 패드 산화막의 산화 현상을 최대한 방지하여 디자인 룰의 감소에 따른 기판의 활성 영역을 확보하는데에 유용한 효과가 있다.

또한, 본 발명은 사이드월 산화막의 두께를 증가시켜서 희생 산화막 공정으로 인한 패드 산화막의 식각 부위를 완전히 매립하기 때문에 이후 트렌치에 갭필 산화막을 매립할 경우 패드 산화막의 측면 주위에 보이드를 생성하지 않고 매립할 수 있다.

이에 따라, 본 발명의 소자분리 공정은 추가의 산화막 증착공정을 실시하지 않고서도 기존에 사용된 패드 산화막 내지 사이드월 산화막의 두께를 조정함으로써 소자 분리막의 에지 부위에 발생하는 모트를 줄여서 반도체장치의 전기적 특성을 향상시킬 수 있다.

도 1은 종래 기술에 의한 반도체장치의 STI형 소자분리막 제조 공정을 설명하기 위한 단면도,

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도.

*도면의 주요 부분에 대한 부호의 설명*

100: 실리콘 기판 102: 패드 산화박막

104: 질화막 106: 트렌치

108: 패드 산화박막의 측벽 홈 110: 사이드월 산화막

112: 갭필 산화막 ISO: 소자분리막

Claims (3)

1. 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,

   반도체기판에 순차적으로 30∼70Å 두께를 갖는 패드 산화박막과 500∼2000Å 두께를 갖는 질화막을 적층하는 단계;

   소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 질화막과 패드 산화박막을 패터닝한 후에 상기 패턴에 의해 드러난 기판에 소정 깊이의 트렌치를 형성하는 단계;

   산화공정을 실시하여 트렌치 내에 식각 손상을 보상하기 위한 희생산화막을 형성한 후에 이를 제거하는 단계;

   산화공정을 실시하여 상기 트렌치의 모서리 상부면을 완만하게 하면서 상기 식각 손상에 의해 발생된 패드 산화막의 홈 부위를 제거하기 위하여 200∼300Å의 두께를 갖는 사이드월 산화막을 형성하는 단계;

   상기 트렌치내에 갭필 산화막을 채워넣고 이를 평탄화한 후에 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
2. 제 1항에 있어서, 상기 패드 산화박막은 700∼900℃의 온도 조건에서 성장되며 건식 산화 내지 습식 산화 공정에 의해 형성되는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
3. 제 1항에 있어서, 상기 사이드월 산화막은 750∼1100℃의 온도 조건에서 성장되며 건식 산화 내지 습식 산화 공정에 의해 형성되는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.