KR100811248B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 제조 방법은, 반도체 기판 상부에 게이트 전극 및 하드 마스크가 적층된 게이트스택을 형성한 후, 게이트스택 측벽에 스페이서를 형성한다. 게이트스택 사이의 반도체기판 상에 실리콘에피층을 형성 한 후, 실리콘에피층에 불순물영역을 형성한 다음 실리콘에피층이 형성된 게이트스택 사이에 플러그를 형성한다. 플러그가 형성된 결과물 상부에 절연막을 형성한 후, 활성 영역 마스크를 이용해 상기 소자분리영역의 절연막, 플러그, 실리콘에피층 및 반도체기판을 선택적으로 식각하여 트렌치를 형성하고, 트렌치에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함한다.
SAC, 에피택셜 성장, STI, 플러그

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
도 1a 및 도 1b는 종래 기술에 의한 SAC 공정으로 제조된 트랜지스터의 수직 단면도들이다.
삭제
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 산화막
104 : 문턱전압 조절 영역 106 : 게이트 산화막
108 : 도프트 폴리실리콘 110 : 하드 마스크
112 : 스페이서 114 : 워드 라인
116 : 에피층 118 : 소오스/드레인 영역
120 : 플러그 122 : 절연막
126 : STI 소자분리막 128 : 금속 또는 실리사이드막
삭제
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자분리막의 절연 특성을 향상시키고 소오스/ 드레인 전계를 감소하여 셀 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 장치의 고집적화 됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인 또는 비트라인 사이의 콘택 마진이 점차 작아지고 있다. 이에 따라, 콘택 마진을 높이기 위한 방안으로서, 널리 알려진 자기정렬 콘택(self-aligned contact: 이하 SAC라 함) 제조 기술이 있다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화되는 반도체장치의 실현에 적합한 방법이다.
도 1a 및 도 1b는 종래 기술에 의한 SAC 공정으로 제조된 트랜지스터의 수직 단면도들로서, 각각 비트라인 방향 및 워드라인 방향의 수직 단면도들이다.
이들 도면을 참조하면, 종래 기술에 의한 SAC 콘택 제조 공정은 다음과 같다.
우선, 반도체 기판(10)에 소자분리막(12)을 형성하고, 기판 상부에 게이트 산화막(22)과, 도프트 폴리실리콘(24)과, 텅스텐실리사이드층(26) 및 하드 마스크(28)를 적층하고 이들을 패터닝한 후에 이들 패턴의 측벽에 스페이서(29)를 형성하여 워드 라인(20)을 형성한다.
워드 라인(20)이 형성된 결과물 전면에 절연막을 증착하고 전면 식각하여 워드 라인(20) 사이의 공간에 SAC 콘택홀(미도시함)을 형성한다. 그리고 SAC 콘택홀에 도전체 물질로서 도프트 폴리실리콘을 매립하고 CMP(Chemical Mechanical Polishing)을 진행하여 워드 라인 사이에 분리되면서 소오스/드레인 영역(미도시함)과 연결되는 콘택 플러그(30)를 형성한다.
그러나, 종래 기술에 의한 트랜지스터 제조 방법에 있어서, SAC 식각 공정시 콘택 플러그의 미스-얼라인이 발생할 경우 SAC 불량(도면부호 a)의 발생이 높다. 그리고, 고집적화 트랜지스터의 채널 감소에 의해 펀치쓰루 방지용 이온 농도가 증가하게 되고 이로 인해 소오스/드레인 영역의 전계가 증가(도면부호 b)하게 되어 셀 트랜지스터의 리프레시 특성이 감소하게 된다.
또한, 종래 기술에서는 칩 사이즈 감소에 의해 충분한 영역의 STI 소자분리막을 확보할 수 없으며 이로 인해 소자분리막 상부의 워드 라인과 고농도의 소오스/드레인 영역 사이에서 접합 커패시턴스가 증가하게 되는 문제가 있었다.
또한, 종래에는 워드라인 또는 비트 라인 사이의 공간이 축소되기 때문에 상기 워드 라인과 콘택 플러그 사이가 얇은 스페이서에 의해 절연되기 때문에 커플링 커패시턴스가 발생하게 되고, 이로 인해 워드라인으로부터 비트라인에 유입되는 커플링 노이즈 문제와 비선택된 워드라인의 전압이 변화하는 등 트랜지스터가 불안정하게 동작하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 STI 공정 전에 플러그 영역을 선택적 에피택셜로 성장시키고 플러그를 형성함으로써 SAC 불량을 방지하면서 소오스/드레인 영역과 게이트 채널을 격리시켜 소오스/드레인 영역의 전계 감소에 의한 리프레시를 개선할 수 있고, 플러그가 형성된 구조물에 STI 공정을 실시함으로써 인접 셀 트랜지스터와의 소자분리 영역을 격층화하여 소자분리 효과를 높이고 플러그가 게이트 스페이서와 소자분리막 사이에 존재하게 되고 워드 라인을 폴리사이드 구조로 형성함으로써 커플링 커패시턴스를 낮출 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조 방법은 반도체기판 상에 게이트전극 및 하드마스크가 적층된 게이트스택을 형성하는 단계와, 게이트스택의 측벽에 스페이서를 형성하는 단계와, 게이트스택 사이의 반도체기판 상에 실리콘에피층을 형성하는 단계와, 실리콘에피층에 불순물영역을 형성하는 단계와, 실리콘에피층이 형성된 게이트스택 사이에 플러그를 형성하는 단계와, 플러그가 형성된 결과물 상부에 절연막을 형성하는 단계와, 활성영역 마스크를 이용해 소자분리영역의 절연막, 플러그, 실리콘에피층 및 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 및 트렌치에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 2를 참조하면, 반도체기판(100)으로서 실리콘(Si) 기판에 웰(well) 이온 주입 및 어닐링 공정을 실시하여 웰 영역(미도시함)을 형성한다. 그리고 트랜지스터의 문턱 전압(Vt)을 조절하기 위한 이온 주입 공정을 실시하여 문턱 전압 조절 영역(104)을 형성하고, 반도체기판(100) 상부에 게이트 산화막(106)과, 게이트전극(108)용 도프트 폴리실리콘층과, 하드 마스크(110)용 질화막을 순차적으로 적층한다. 미설명된 도면 부호 102는 산화막이다.
도 3을 참조하면, 게이트 마스크를 이용한 사진식각 공정을 진행하여 상기 하드 마스크(110), 게이트전극(108)용 도프트 폴리실리콘층 및 게이트 산화막(106)을 패터닝한다.
도 4를 참조하면, 패터닝된 하드 마스크(110) 내지 게이트 산화막(106)의 측벽에 스페이서(112)를 형성하여 워드 라인(114)을 정의한다. 이때, 스페이서(112)는 절연물질인 하드 마스크(110)와 같은 높이가 되기 때문에 이후 플러그와 절연 상태를 유지하는 역할을 한다.
그 다음, 스페이서(112)가 형성된 반도체기판을 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하 SEG라 함)시켜 에피층(116)을 형성시킨다. 이 에피층(116)은 플러그용 콘택홀의 높은 에스팩트 비율을 낮추면서 이후 플러그가 콘택되는 접합 영역이다. 에피층(116)에 n형 불순물을 이온 주입하여 소오스/드레인 영역(118)을 형성한다. 이러한 소오스/드레인 영역(118)에 의해 이후 형성될 플러그의 콘택 저항이 감소하게 되어 셀 트랜지스터의 구동력이 개선된다. 또한 본 발명에 따른 제조 공정에 의해 워드 라인(114) 하부의 채널과 소오스/드레인 영역(118)이 스페이서(112) 및 에피층(116)에 의해 격리되고 고집적화 트랜지스터의 채널을 증가시킬 수 있다.
도 5를 참조하면, 에피층(116)이 형성된 스페이서(112) 사이의 공간에 도전물질로서 도프트 폴리실리콘을 매립하고 CMP로 연마하여 워드 라인(114)과 분리된 플러그(120)를 형성한다. 이때, 플러그(120)의 두께는 200Å∼500Å으로 얇게 형성한다. 다음, 플러그(120)가 형성된 결과물 상부에 절연막(122)을 증착하는데, 이 절연막(122)은 질화막, BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 중에서 어느 하나로 형성한다.
삭제
상기 플러그(120)에 의해 SAC 콘택홀의 에스팩트 비율을 낮출 수 있어 SAC 식각 공정으로 야기되는 소오스/드레인 영역의 식각 손상을 방지하여 누설전류로 인한 셀 트랜지스터의 리프레시 특성 저하를 막을 수 있다.
도 6을 참조하면, 활성영역 마스크를 이용하여 상기 절연막(도 5의 122)을 패터닝하여 소자분리 영역을 노출시킨 다음, 소자분리 영역의 플러그(120), 에피층(116) 및 반도체기판(100)을 선택적으로 식각하여 트렌치(125)를 형성한다. 그리고, 절연막을 제거한 다음, 상기 트렌치(125)에 산화막을 매립하고 결과물을 CMP로 평탄화하여 STI구조의 소자분리막(126)을 형성하는데, 하드 마스크(110)가 드러날 때까지 CMP를 진행한다.
삭제
도 7을 참조하면, 소자분리막(126)을 형성한 다음에는, 게이트전극 상부가 노출되도록 하드마스크(110)을 식각한다. 이때, 소자분리막(126)의 일부도 식각하여 홈을 형성한다. 다음에, 게이트전극 상부 및 소자분리막에 형성된 홈을 도전체 물질로 채우는데, 예를 들어 텅스텐 실리사이드(WSix)막을 형성한다. 이로 인해, 게이트전극(108) 상부와 소자분리막(126)의 홈에는 실리사이드막(128)이 추가 형성된다.
삭제
삭제
이와 같이 본 발명의 워드라인은 폴리사이드 구조를 가지며, 셀 트랜지스터의 워드 라인사이가 소자분리막(126)에 의해 절연되기 때문에 워드라인과 비트라인과의 커플링 커패시턴스가 감소되고 STI 소자분리막의 모트 영향을 방지하여 셀 트랜지스터의 전계 감소에 의한 리프레시 특성이 개선된다.
상술한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 따르면, 소자분리막을 형성하기 전에 플러그 영역을 SEG로 성장시킨 후에 플러그(120)를 형성함으로써, SAC 불량을 방지(도면부호 "h")하면서 소오스/드레인 영역(118)과 게이트 채널을 격리시켜 소오스/드레인 영역(118)의 전계 감소(도면부호 "i")에 의한 리프레시 특성을 개선할 수 있다. 또한, 플러그(120)가 게이트 측벽의 스페이서(112)와 소자분리막(126) 사이에 존재하게 되고 워드라인을 폴리사이드 구조로 형성함으로써, 커플링 커패시턴스를 낮출 수 있다.
삭제
그러므로, 본 발명은 셀 트랜지스터의 동작을 안정화하고 동작 속도를 개선하여 소자의 특성을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (5)

  1. 반도체기판 상에 게이트전극 및 하드마스크가 적층된 게이트스택을 형성하는 단계;
    상기 게이트스택의 측벽에 스페이서를 형성하는 단계;
    상기 게이트스택 사이의 반도체기판 상에 실리콘에피층을 형성하는 단계;
    상기 실리콘에피층에 불순물영역을 형성하는 단계;
    상기 실리콘에피층이 형성된 게이트스택 사이에 플러그를 형성하는 단계;
    상기 플러그가 형성된 결과물 상부에 절연막을 형성하는 단계;
    활성영역 마스크를 이용해 소자분리영역의 상기 절연막, 플러그, 실리콘에피층 및 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 소자분리막을 형성한 이후에,
    상기 게이트전극 상부가 노출되게 상기 하드마스크 및 소자분리막을 식각하는 단계와,
    상기 게이트전극 및 소자분리막 상에 금속막 또는 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 플러그의 두께는 200Å∼500Å으로 하는 것을 특징으 로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서, 상기 절연막은 질화막, BPSG, PSG, BSG, HDP 산화막, USG 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서, 상기 트렌치에 산화막을 매립한 후에, CMP 또는 전면 식각 공정으로 상기 하드 마스크가 드러날 때까지 상기 산화막을 평탄화하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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