KR20010050067A - Ｄｒａｍ 디바이스 및 그의 제조 프로세스 - Google Patents

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KR20010050067A
KR20010050067A KR1020000046781A KR20000046781A KR20010050067A KR 20010050067 A KR20010050067 A KR 20010050067A KR 1020000046781 A KR1020000046781 A KR 1020000046781A KR 20000046781 A KR20000046781 A KR 20000046781A KR 20010050067 A KR20010050067 A KR 20010050067A
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Abstract

본 발명은 동적 랜덤 액세스 메모리(DRAM)에 관해 개시한다. 기판에 형성된 측벽을 갖는 상부면 및 트렌치를 가지는 기판에 DRAM 디바이스가 형성된다. 신호 저장 노드는 트렌치의 바닥 부분을 사용하여 형성되고 신호 저장 디바이스는 트렌치의 상부 부분을 사용하여 형성된다. 신호 전달 디바이스는 신호 저장 노드에 결합되고 트렌치의 측벽으로부터 기판내로 연장하는 제 1 확산 영역, 기판의 상부면에 인접하고 트렌치의 측벽에 인접하여 기판에 형성된 제 2 확산 영역, 제 1 확산 영역 및 제 2 확산 영역 사이의 트렌치 측벽을 따라 연장하는 채널 영역, 제 1 확산 영역으로부터 제 2 확산 영역까지 연장하는 트렌치의 측벽을 따라 형성된 게이트 절연체, 트렌치를 충진하고 상부면을 가지는 게이트 도전체 및 게이트 도전체의 상부면에 인접한 바닥을 가지고 트렌치의 측벽과 정렬된 측면을 갖는 워드라인을 포함한다.

Description

ＤＲＡＭ 디바이스 및 그의 제조 프로세스{VERTICAL DRAM CELL WITH WORDLINE SELF-ALIGNED TO STORAGE TRENCH}
본 발명은 전반적으로 DRAM 디바이스에 관한 것으로, 좀 더 구체적으로, 저장 트렌치에 자기 정렬된 워드라인을 가지는 수직형 DRAM 디바이스에 관한 것이다.
반도체 분야에 있어서, 메모리 밀도 및 성능을 개선시키려는 끊임없이 계속되는 요구가 있어왔다. 이들 목적은 종종 DRAM 디바이스를 보다 작은 치수 또는 동작 전압(operating voltage)으로 스케일링시킴으로써 획득되어졌다.
수직형 DRAM 디바이스는 트렌치를 사용하여 신호 저장 노드 및 신호 전달 디바이스를 형성한다. 수직형 DRAM 디바이스는 최소 피쳐(the minimum feature size) 사이즈로부터 수직형 신호 전달 디바이스 채널의 길이를 분리시킴으로써 메모리 밀도의 증가를 계획해왔다. 이 구성은 메모리 밀도에서의 비례적인 감소 없이 더 긴 채널 길이를 허용한다. 이후에 채널 도핑을 감소시키며, 정션 누설을 최소화하고, 보유 시간(retention times)을 증가시키기 위해, 채널 길이는 게이트 산화물 두께에 대응하여 정션 깊이에 대응하여 적절히 스케일될 수 있다.
도 1 은 기판(101)(전형적으로 P-실리콘)에 형성된 수직형 DRAM 디바이스 또는 셀(100)의 부분 단면도를 도시한다. DRAM 셀(100)은 측벽(122)을 가지는 트렌치(DT 또는 깊은 트렌치)를 사용하여 형성된다. DRAM 셀(100)은 저장 노드 도전체(104)(전형적으로 N+ 폴리실리콘) 및 칼라 산화물(106)을 포함하는 단일 저장 노드(102)(부분적으로 도시됨)를 포함한다. DRAM 셀(100)의 신호 전달 디바이스는 제 1 확산 영역(108), 제 2 확산 영역(110)(전형적으로 N+ 실리콘), 채널 영역(112), 게이트 절연체(114), 및 게이트 도전체(116)(전형적으로 N+ 폴리실리콘)를 포함한다.
게이트 도전체(116)가 워드라인(118)에 결합된다. 워드라인(118)은 N+ 폴리실리콘 하부층(118A), WSix중간층(118B) 및 질화물 캡층(118C)을 포함한다. 질화물 층(120)에 의해 제 2 확산 영역(110)이 피복된다. 트렌치-상부 산화물(TTO:123)에 의해 저장 노드 도전체(104)가 피복된다. DRAM 디바이스(100)를 위한 절연부를 제공하기 위해 얕은 트렌치 절연(STI) 영역(128)이 형성된다.
DRAM 셀(100)의 트렌치 측벽(122)은 인접한 DRAM 셀의 트렌치 측벽(124)으로부터 거리 W만큼 이격되어 있다. DRAM 셀(100)은 기판(101)의 표면 영역 5F2를 차지하며, 이때 F는 최소 피쳐 사이즈이고, 인접한 트렌치 측벽 사이의 거리 W는 2F가 될 수 있다. 트렌치-대-트렌치 거리 W가 2F인 경우에, 워드라인(118)은 트렌치 측벽을 0.5F 거리만큼 지나서 오버랩할 수 있다.이 구성은 DT 및 워드라인 바이어스가 제어가능 할 때, 최악의 오정렬(misalignment)의 경우 조차에서도 워드라인(118)에 의한 게이트 도전체(116)의 충분한 오버랩을 허용한다. 트렌치-대-트렌치 스페이싱(W)을 감소시킴으로써 웨이퍼 상의 DRAM 셀 밀도가 증가될 수 있다. 트렌치-대-트렌치 스페이싱(W)이 2F 이하로 감소됨에 따라, 워드라인 도전체가 트렌치 에지를 오버랩할 수 없는 가능성(probability)이 증가하는데, 이는 정렬 허용오차가 일정한 동안 트렌치에 대한 워드라인의 레이 아웃된 오버랩이 0.5F 이하로 감소되기 때문이다.
도 1의 DRAM 셀은 트렌치 측벽(22)을 완전히 오버랩하지 않는 워드라인(118)을 갖는다. 이 불완전한 오버랩은 도시된 바와 같이 워드라인(118)을 형성하는데 사용된 에칭이 게이트 도전체 과잉 에칭(105)에 의해 하부 게이트 도전체(116)를 절단하는데 기인한다. 제 2 확산 영역(110)을 형성하는 과잉-에칭(105)은 게이트 절연체(114)의 손상 및 게이트 도전체(116)의 결함을 유발할 것이다.
통상적인 DRAM 디바이스의 단점을 해결하기 위해, 새로운 수직형 DRAM 디바이스가 제공된다. 본 발명의 목적은 트렌치 측벽에 자기 정렬된 워드라인 도전체를 갖는 수직형 DRAM 디바이스를 제공하는데 있다. 이와 연관된 목적으로는 그러한 수직형 DRAM 디바이스를 제조하는 프로세스를 제공하는데 있다. 또 다른 목적은 제각각의 워드라인을 각각 가지며 제각각의 트렌치 사이의 거리가 제각각의 워드사이의 거리와 동등한 곳에서 제각각의 트렌치를 사용하여 각각 형성되는 한쌍의 수직형 DRAM 디바이스를 제공하는데 있다. 또한, 본 발명의 또 다른 목적은 기판의 표면 상에 위치된 워드라인을 가지는 수직형 DRAM 디바이스를 제공하는데 있다.
이들 및 다른 목적을 달성하기 위해, 그리고 그것의 목적에 고려하여, 본 발명은 기판에 형성된 동적 랜덤 액세스 메모리를 제공한다. 기판은 상부면을 가지며 기판에 형성된 측벽을 가지는 트렌치를 갖는다. 신호 저장 노드는 트렌치의 바닥 부분을 사용하여 형성되며, 신호 전달 디바이스는 트렌치의 상부 부분을 사용하여 형성된다. 신호 전달 디바이스는 신호 저장 노드에 결합된 제 1 확산 영역 - 기판내의 트렌치의 측벽으로부터 연장함 - , 기판의 상면에 인접하고 트렌치의 측벽에 인접한 기판내에 형성된 제 2 확산 영역, 제 1 확산 영역 및 제 2 확산 영역 사이의 트렌치 측벽을 따라 연장하는 채널 영역, 제 1 확산 영역으로부터 제 2 확산 영역으로 연장하는 트렌치의 측벽을 따라 형성된 게이트 절연체, 트렌치를 충진하며 상면을 가지는 게이트 도전체, 및 게이트 도전체의 상면에 인접한 바닥 및 트렌치의 측벽과 정렬된 측면을 가지는 워드라인을 포함한다.
전술한 일반적인 기술 및 이하 상세한 기술이 예시적이지만, 본 발명에 제한되는 것은 아님을 이해해야 한다.
도 1은 트렌치 측벽을 완전히 오버랩하지 않은 워드라인을 가지는 DRAM 셀의 부분 단면도,
도 2 내지 도 8은 본 발명의 예시적인 실시예에 따른 DRAM 셀 제조 프로세스를 예시하며, 좀 더 구체적으로, 도 2는 본 기술의 당업자에게 알려진 바와 같이 깊은 트렌치 처리 이후에 다양한 DRAM 셀을 가지는 웨이퍼의 부분 단면도,
도 2a는 도 2에 도시된 바와 같이 예시적인 레이아웃에 따른 DRAM 셀 어레이의 정면도,
도 2b는 도 2에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,
도 3a는 예시적인 레이아웃에 따른 도 3에 도시된 DRAM 디바이스 어레이의 정면도,
도 3b는 얕은 트렌치 절연 영역(STI)이 웨이퍼의 지지 영역에 또한 형성되는 것을 예시하는 도 3에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,
도 3c는 지지 영역에 패드 질화물 층(액티브 영역을 규정하기 위해 기판을 패턴화하고 에칭하는 패드 질화물 층), 노출된 기판 상에 형성되어지는 희생 산화물 및 웰 주입의 수행을 도시하는 도면,
도 3d는 희생 산화물이 제거되며, 산화물 게이트 절연체 층이 형성되고, 폴리실리콘 층이 형성되며 게이트 도전체를 형성하기 위해 질화물 패드층의 표면을 연마하고, 게이트 도전체의 도핑을 설정하기 위해 게이트 도전체 내로 게이트 도전체 주입이 수행된 이후의 도 3c의 지지 회로도를 도시한 도면,
도 4는 증착 및 포토레지스트의 패턴화 단계를 예시한 도면,
도 4a는 도 4에 도시된 DRAM 디바이스의 정면도,
도 4b는 도 4에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,
도 5는 패드 질화물 층, 폴리실리콘 게이트 도전체 및 포토레지스트에 대해 선택적인 STI 영역에서 노출된 산화물 에칭 단계에 후속하는 어레이 영역의 부분 단면도,
도 6은 포토레지스트를 제거하고, 산화물 STI 영역 및 패드 질화물 층에 대해 선택적인 노출된 폴리실리콘 게이트 도전체를 이방적으로 에칭하는 단계를 후속하는 어레이 영역의 부분 단면도,
도 6a는 도 6에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,
도 7은 워드라인이 증착되고, 평탄화되며, 패드 질화물층의 표면 이하로 리세스한 이후의 어레이 영역의 부분 단면도,
도 7a는 워드라인이 증착되어진 이후에 도 7에 도시된 디바이스의 정면도,
도 7b는 도 7에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,
도 8은 패드 질화물 층이 STI 영역의 산화물 및 산화물 층에 대해 선택적으로 제거되고, 스크린 산화물 층이 성장되며, 어레이 영역 p-웰 주입이 수행되고, N+ 도펀트가 제 2 확산 영역을 형성하기 위해 주입된 이후의 어레이 영역의 부분 단면도,
도 8a는 도 8에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도.
도면의 주요 부분에 대한 부호의 설명
201 : 기판 226 : 질화물 층
200,300 : 수직형 DRAM 디바이스 214 : 게이트 절연체
208 : 제 1 확산 영역 228 : 얕은 트렌치 절연 영역
204 : 신호 저장 도전체 280 : 희생 산화물
206 : 칼라 산화물 282 : 게이트 절연층
224 : 트렌치-상부 산화물 238 : 포토레지스트
222,223 : 측벽 212 : 게이트 도전체
212 : 채널 영역
이제 도면을 참조하면, 명세서 전반에 걸쳐서 동일한 번호는 동일한 요소를 지칭하며, 본 발명에 따른 예시적인 수직형 DRAM 디바이스 제조 프로세스는 도 2 내지 도 8을 참조하여 기술된다. 도 2는 본 기술의 당업자에게 알려진 바와 같이깊은 트렌치 처리 이후의 웨이퍼의 부분 단면도이다. 질화물 층(226)은 예를 들면, 깊은 트렌치 처리 이전에, P-실리콘과 같은 기판(201)상에 형성된다. 예시적인 실시예에 있어서는, 얇은 열적 산화물(도시되지 않음)이 질화물 층(226)을 형성하기 이전에 기판(201)의 표면 상에 형성될 수 있다. 얇은 열적 산화물은 기판(201)의 결함(defects)을 감소시킬 수 있다. 예시적인 실시예에서, 깊은 트렌치를 에칭하기 이전에, 산화물 층(도시되지 않음)이 하드 에칭 마스크(a hard etch mask)로서의 역할을 수행하기 위해 질화물 층(226)상에 형성될 수 있다.
각각의 수직형 DRAM 디바이스(200,230)가 측벽(222,223)을 가지는 트렌치(DT 또는 깊은 트렌치)를 사용하여 기판(201)에 형성된다. DRAM 셀(200)은 신호 저장 도전체(204) 및 칼라 산화물(206)을 포함하는 신호 저장 노드(부분적으로 도시됨)를 포함한다. DRAM 셀(200)의 신호 저장 디바이스는 제 1 확산 영역(208), 채널 영역(212), 게이트 절연체(214) 및 게이트 도전체(216)(전형적으로 폴리실리콘)를 포함한다.
저장 노드 도전체(204)는 트렌치-상부 산화물(TTO:224)에 의해 게이트 도전체(216)로부터 격리된다. 본 발명의 예시적인 실시예에서, 트렌치-상부 산화물(224)은 게이트 절연체(214)의 두께보다 두껍다. TTO(224)는 저장 노드 도전체(204)상에서 더 두껍게 성장시킬수 있는 산화물 층을 열적으로 성장시킴으로써 더 두껍게 형성될 수 있으며, 본 실시예에서는 N+ 폴리실리콘으로 구성되고 본 실시예에 있어서 기판이외에서는 P-실리콘이다. 이와 달리, TTO(224)는 고 밀도 플라즈마(HDP) 실리콘 이산화물 증착에 의해 형성될 수 있다. 이후에 게이트 도전체(216)가 패드질화물 층(226)의 표면에 대해 증착되고 평탄화된다. 예시적인 실시예에서, 게이트 도전체(216)는 강 도핑 폴리실리콘(heavily doped polysilicon)을 포함한다.
도 2a는 예시적인 레이아웃에 따른 도 2에 도시된 DRAM 디바이스(200) 어레이의 정면도이다. 웨이퍼는 DRAM 디바이스(200)가 형성되는 어레이 영역 양편 및 지지 회로도가 형성되는 지지 영역 양편을 포함한다. 도 2b는 도 2에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도를 도시한다.
도 3에 도시된 바와 같이, 얕은 트렌치 절연(STI) 영역(228)은 인접한 디바이스(200,230)사이에 절연부를 제공하기 위해 형성된다. 도 3에 도시된 예시적인 실시예에서, STI 영역(228)은 웨이퍼를 우선 패터닝함으로서 형성되며 이후에, 인접한 디바이스(200,230)의 제 1 확산 영역(208)사이에 충분한 절연부를 제공하기 위해 제 1 확산 영역(208) 이하의 레벨로 STI 트렌치를 에칭한다. STI 영역(228)을 형성하기 위해 사용된 산화물은 이후에 증착되어 패드 질화물(226)의 표면까지 평탄화된다. 예시적인 실시예에 있어서, 고 종횡비 STI 트렌치를 충진하기 위해 고 밀도 플라즈마(HDP) 산화물 증착이 사용된다.
도 3a는 예시적인 레이아웃에 따른 도 3에 도시된 DRAM 디바이스 어레이의 정면도이다. 대시 라인(dashed lines)은 STI 영역(228)에 의해 절단된 깊은 트렌치의 경계(236)를 예시한다. 도 3b는 STI 영역(228)이 웨이퍼의 지지 영역(the support regions)에 또한 형성된다는 것을 예시하는 도 3에 대응하는 처리 단계에서의 지지 회로의 부분 단면도이다.
도 3c에 도시된 바와 같이, 이후에 액티브 영역을 규정하기 위해 지지 영역의 패드질화물 층(226)이 패턴화되고 기판(201)에 대해 에칭된다. 이후에 희생 산화물(280)이 노출된 기판(201)상에서 성장된다. 웰 주입(well implants)(화살표 (270)에 의해 나타내짐)이 다음에 수행되어진다.
도 3d에 도시된 바와 같이, 희생 산화물(280)이 제거되고 게이트 절연 층(282)이 형성된다. 이후에 폴리실리콘 층이 증착되고 질화물 패드 층(226)의 표면까지 연마되어 게이트 도전체(284)를 형성한다. 이 연마 단계(polishing step)는 어레이 영역으로부터 지지 영역 처리 동안 형성된 과잉 폴리실리콘 및 산화물을 제거한다. 이후에 게이트 도전체 주입(화살표 (272)에 의해 나타내짐)은 게이트 도전체(284)의 도핑을 설정하기 위해 게이트도전체(284)내로 수행된다.
이후에 도 4에 도시된 바와 같이 포트레지스트(238)가 웨이퍼 상에 증착되고 패턴화된다. 포토레지스트(238)는 워드라인(이후에 형성됨)이 포토레지스트(238)의 패턴 정렬에 관계없이 깊은 트렌치까지 정렬될 수 있다는 것을 예시하기 위해 본 예시적인 실시예에서 의도적으로 깊은 트렌치와 오정렬(misaligned)된다. 도 4a는 도 4에 도시된 DRAM 디바이스의 정면도이다. 도 4b는 도 4에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다.
도 5에 도시된 바와 같이, STI 영역(228)에서 노출된 산화물은 패드 질화물 층(226), 폴리실리콘 게이트 도전체(216) 및 포토레지스트(238)에 대해 선택적으로 에칭된다. 본 발명의 예시적인 실시예에서, 노출된 산화물은 반응성 이온 에칭(RIE)을 사용하여 에칭된다. 본 발명의 예시적인 실시예에서, 에칭된 산화물의 바닥(239)은 거리 D에 의해 예시된 바와 같이 기판(201)의 상부면 위에 존재한다. 이 구성은 게이트 도전체(216) 및 기판(201) 사이에 단락(shorts)를 해결하는데 도움을 준다.
산화물 에칭은 악영향(adverse consequences) 없이 소량으로 제거되는 게이트 도전체(216)를 유발할 수도 있다. 게이트 도전체(216)가 기판(201)의 표면 이하의 레벨까지 에칭된다면 워드라인-대-기판(a wordline-to-substrate:201) 단락이 발생할 수 있다. 워드라인-대-기판(201) 쇼트는 워드라인 도전체를 증착시키기 전에 기판(201)의 노출된 측벽상에 스페이서(도시되지 않음)을 부가함으로써 해결할 수 있다.
도 6 에 도시된 바와 같이, 이후에 포트레지스트(238)가 제거되고 노출된 폴리실리콘 게이트 도전체(216)가 산화물 STI 영역(228) 및 패드 질화물 층(226)에 대해 이방적으로 에칭된다. 이 에칭은 STI 영역(228)에 형성된 개구 및 게이트 도전체에 형성된(216) 개구의 결합을 포함하는 워드라인 도전체를 위한 대머신 채널(a damascened channel)을 형성한다. 도 6에 도시된 예시적인 실시예에서, 폴리실리콘 게이트 도전체(216)는 실리콘 기판(201)의 상부면 위의 레벨까지 에칭된다. 예시적인 실시예에 있어서 그리고 도 6에 도시된 바와 같이, 폴리실리콘 게이트 도전체(216)의 이방성 에칭은 상부면(217)이 게이트 절연체(214)쪽으로 보다 높게 되도록 테이퍼(tapered)되어 폴리실리콘 게이트 도전체(216)의 상부면(217)을 초래할 것이다.
이 테이퍼는 에칭에 의해 기인된 손상으로부터 게이트 절연체(214)를 보호하는데 이점이 있다.
도 6a는 도 6에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 도 6a에 도시된 바와 같이, 도 6에 관하여 기술된 이방성 에칭은 게이트 도전체 와이어링용 채널(292)을 형성하기 위해 게이트 도전체(284)를 리세스한다.
도 7에 도시된 바와 같이, 이후에 워드라인 도전체(218,232)가 증착되고 평탄하되며, 패드 질화물 층(226)의 표면 아래로 리세스된다. 도 7a는 워드라인(218,232)이 증착된 이후에 도 7에 도시된 디바이스의 정면도이다. 도 7a는 DRAM 디바이스(200)의 워드라인 도전체(218)가 깊은 트렌치의 측벽(222)과 정렬되고 DRAM 디바이스(230)의 워드라인 도전체(232)는 워드라인 마스크 포토레지스트(238)와의 오정렬에도 불구하고 측벽(246)과 정렬된다(도 4를 참조할 것). 깊은 트렌치의 측벽(222)과 기판(201)의 상부면 위에 워드라인 도전체(218) 정렬하여 위치시킴으로써 워드라인 도전체(218) 및 기판(201) 사이의 단락을 방지하기 위한 보호 스페이서(a protection spacer)에 대한 필요성을 제거하는 처리 장점을 제공한다.
도 7에 도시된 예시적인 실시예에서, 워드라인 도전체(218)는 텅스텐 실리사이드로 이루어진다. 워드라인 도전체(218)의 재료가 텡스텐 실리사이드에 한정되는 것은 아니며, 오히려, 본 기술의 당업자에게 알려진 바와 같이 다른 재료가 사용될 수도 있다. 예를 들면, 또 다른 예시적인 실시예에서, 워드라인 도전체(218)는 텅스텐으로 이루어진다. 워드라인 도전체(218)를 증착시키기 이전에, 채널 영역(212)의 내부 상에 라이너(a liner)를 형성하기 위한 도전성 재료(도시되지 않음)가 선택사양적으로 증착될 수 있다. 예를 들면, 텅스텐 질화물로 구성될 수 있는 도전성 라이너는 후속적인 핫 처리 단계(hot processing steps) 동안 인접한 재료와 반응하는 것으로부터 워드라인 도전체(218)를 보호할 수 있다.
예시적인 실시예에서, 워드라인 도전체(218)를 증착하기 이전에 절연 스페이서(도시되지 않음)가 트렌치의 측벽(222)과 부합하여 형성될 수 있다. 스페이서는 워드라인 도전체(218) 및 기판(201) 사이의 쇼트에 대해서 부가적인 보호를 제공할 것이다. 이 경우에, 워드라인 도전체(218)는 트렌치의 측벽(222)과 정렬하는 곳으로부터 사전 결정된 거리만큼 이격되어 존재한다.
또 다른 실시예(도시되지 않음)에서, STI 영역(228)을 통한 에칭 및 게이트 도전체(216)을 통한 에칭은 기판(201)의 상부면에 가까운 또는 이하의 깊이까지 연장한다. 이후에 기판(201)에 대한 단락은 워드라인 도전체(218)를 증착시키기 전에 절연체를 증착함으로서 방지될 수 있다. 이 실시예는 워드라인 도전체(218)의 두께를 증가시켜 워드라인 도전체 저항을 감소시키는데 사용될 수 있다.
도 7에 도시된 바와 같이, DRAM 셀(200)의 트렌치 측벽(222)은 인접한 DRAM 셀(230)의 트렌치 측벽(246)으로부터 거리 W만큼 이격되어 있다. DRAM 셀(200)에 대응하는 워드라인 도전체(218)는 측벽(219)를 가지며 인접한 DRAM 셀(230)의 워드라인 도전체(218)는 측벽(233)을 갖는다. 이 예시적인 실시예에서, 워드라인 도전체(218,232)의 측벽(219, 233)은 이들 제각각의 트렌치 측벽(222,246)과 각각 정렬되고 거리 W만큼 이격되어 있다. 또 다른 예시적인 실시예에서(도시되지 않음), 워드라인 도전체(218,232) 중 오직 하나만이 그것의 제각각의 트렌치 측벽(222,246)과 정렬되는 자신의 측벽(219,233)을 갖는다. 또 다른 예시적인 실시예에서(도시되지 않음), 워드라인 도전체(218,232) 중 하나 이상은 이들 제각각의 트렌치의 측벽(222,246)으로부터 사전결정된 두께만큼 이격되어 배치된다.
워드라인 도전체(218)가 증착된 이후에, 산화물 층(240)이 예를 들면, 화학적 기상 증착(CVD)에 의해 워드라인 도전체(218) 상에 증착된다. 이후에 산화물 층(240)이 패드 질화물 층(226)의 상부면까지 평탄화된다.
도 7b는 도 7에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 도 7b에 도시된 바와 같이, 워드라인 도전체(218,232)가 어레이 영역에 형성되는 동안 게이트 도전체 와이어링(290)이 지지 영역에 형성된다.
도 8에 도시된 바와 같이, 이후에 패드 질화물 층(226)이 STI 영역(228)의 산화물 및 산화물 층(240)에 대해 선택적으로 제거된다. 이후에 스크린 산화물 층(도시되지 않음)이 성장되고 어레이 영역 P-웰 주입(도시되지 않음)이 수행된다. 이후에 N+ 도펀트는 제 2 확산 영역(비트 라인 확산:210)을 형성하기 위해 주입된다.
도 8a는 도 8에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 이후에 확산 영역(228)을 형성하기 위해 소스 및 드레인 주입이 지지 영역에서 수행될 수 있다(도 8a). 이후에 산화물 스페이서(242)가 워드라인 도전체(218,232)의 측벽(219,233)(도 8) 및 지지 게이트의 측벽(도8a)상에 형성된다. 이후에 폴리실리콘과 같은 비트 라인 도전체(244)가 증착되고 평탄화된다. 비트 라인 도전체(244)는 이후에 텅스텐 스터드(286) 형성에 대비하여 지지 영역으로부터 제거되거나 그렇지 않으면 이와 달리 어레이 영역의 폴리실리콘 비트 라인 도전체(244)를 사용하는것 대신에 텅스텐 스터드(286)가 전반적으로 사용될 수도 있다.
본 발명에 따른 제조 프로세스는 감소된 워드라인 저항으로 인해 개선된 성능을 갖는 DRAM 디바이스를 제공한다. 워드라인 드라이버(the wordline driver)로부터 최원격인 워드라인 게이트의 RC 지연은 더욱 근접한 워드라인 게이트보다 보다 천천히 상승한다. 워드라인의 저항을 감소시킴으로써, 워드라인 드라이버에 의해 도시된 RC 시간 상수가 감소된다. 이러한 이점으로 인해 워드라인 전압은 좀더 빨리 상승하여, 워드라인에 따른 상승 시간의 스큐(skew)를 감소시킴으로서 성능을 개선시킨다. 본 발명에 따른 제조 프로세스는 워드라인이 트렌치내에 형성되기 때문에 그리고 게이트 도전체를 통한 트렌치 에칭이 게이트 절연체에 대해 선택적이기 때문에 워드라인 에칭 허용오차(tolerance)에 대한 민감도를 감소시킨다. 이것은 필요하다면 더욱 두껍고, 따라서 더욱 낮은 저항 워드라인을 허용한다.
본 발명은 또한 감법 에칭 프로세스(subtractive etch process)에 의해 형성된 워드라인과 연관된 단점 없이 금속 워드라인의 이용을 또한 허용한다. 워드라인 스택을 패턴화시키기 위한 감범 에칭은 종종 측벽 산화물의 형성 이후에 후속되어 감법 에칭에 의해 유발된 손상을 치료한다. 측벽 산화물과의 금속 반응도와 연관된 문제를 해결하기 위해 비-금속 워드라인이 종종 사용된다.
대조적으로, 본 발명에 따른 워드라인은 STI 영역내로 및 게이트 도전체내로 에칭된 채널에서 형성된다. 따라서, 워드라인이 감법 에칭에 의해 패턴화되지 않기 때문에 금속 워드라인이 사용될 수도 있다. 금속 워드라인으로 인해 워드라인의 저항이 더욱 더 감소된다. 본 발명의 예시적인 실시예에서, 워드라인은 1옴/㎠보다 작은 저항을 가진다(㎠는 전류에 대해 직각인 거리에 의해 분할되는 전류 방향에서의 워드라인의 단면 거리이다).
금속 워드라인은 또한 워드라인의 저항 및 캐패시턴스를 동시에 감소시키는데 사용될 수 있다. 감소된 금속 워드라인의 저항으로 인해 워드라인은 더 작은 측벽 영역을 갖는 동시에 원하는 저항을 획득한다. 더 작은 측벽 영역은 예를 들면, 워드라인 및 비트 라인 스터드 사이의 워드라인 캐패시턴스를 감소시킨다.
본 발명이 어떤 특정 실시예를 참조하여 예시하고 기술될 지라도, 도시된 상세한 기술에 한정되는 것은 아니다. 오히려, 다양한 수정이 본 발명의 사상에 벗어남 없이 청구항의 등가물의 범주 및 범위내에서 상세히 만들어질 수 있다.
본 발명은 트렌치 측벽에 자기 정렬된 워드라인 도전체를 갖는 수직형 DRAM 디바이스를 제공하고 그러한 수직형 DRAM 디바이스를 제조하는 프로세스를 제공하는데 있다. 본 발명은 또한 제각각의 워드라인을 각각 가지며 제각각의 트렌치 사이의 거리가 제각각의 워드사이의 거리와 동등한 곳에서 제각각의 트렌치를 사용하여 각각 형성되는 한쌍의 수직형 DRAM 디바이스를 제공하고 기판의 표면 상에 위치된 워드라인을 가지는 수직형 DRAM 디바이스를 제공하는데 있다.

Claims (20)

  1. 상부면을 가지는 기판과,
    상기 기판의 상부면을 통해 그리고 상기 기판내에 형성된 상부 부분, 하부 부분 및 측벽을 갖는 트렌치와,
    상기 트렌치의 하부 부분을 사용하여 형성된 신호 저장 노드와,
    트렌치의 상부 부분을 사용하여 형성된 신호 전달 디바이스를 포함하는 동적 랜덤 액세스 메모리 디바이스(a dynmaic random access memory device)에 있어서,
    상기 신호 전달 디바이스는
    신호 저장 노드에 결합되고 상기 트렌치의 측벽으로부터 상기 기판내로 연장하는 제 1 확산 영역과,
    상기 기판의 상부면에 인접하고 상기 트렌치의 측벽에 인접한 기판에 형성된 제 2 확산 영역과,
    상기 제 1 확산 영역으로부터 상기 제 2 확산 영역으로 연장하는 상기 트렌치의 측벽을 따라 형성된 게이트 절연체와,
    상기 트렌치를 충진하고 상부면을 가지는 게이트 도전체와,
    상기 게이트 도전체 상에 형성되고 상기 트렌치의 측벽과 정렬된 측벽을 가지는 워드라인 도전체를 포함하는 동적 랜덤 액세스 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 게이트 도전체의 상부면은 상기 기판의 상부면 위로 연장하고 상기 워드라인 도전체는 상기 기판의 상부면 상에 형성되는 동적 랜덤 액세스 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 디바이스는 F가 최소 피쳐 크기로 4F2보다 작거나 또는 동일한 상기 기판의 상부면 영역을 차지하는 동적 랜덤 액세스 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 워드라인 도전체는 1옴/㎠의 저항을 갖는 동적 랜덤 액세스 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 워드라인 도전체는 금속을 포함하는 동적 랜덤 액세스 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 워드라인 도전체는 텅스텐으로 구성되는 동적 랜덤 액세스 메모리 디바이스.
  7. 상부면을 가지는 기판과,
    상기 기판의 상부면을 통해 기판에 상부 부분, 하부 부분 및 측벽을 가지고 형성된 제 1 트렌치와,
    상기 제 1 트렌치로부터 거리 W만큼 이격되어 기판의 상부면을 통해 기판에 상부 부분, 하부 부분 및 측벽을 가지고 형성된 제 2 트렌치와,
    상기 기판의 상부면에 인접하고, 제 1 및 제 2 트렌치 사이에 존재하는 비트 라인 확산 영역과,
    제 1 메모리 셀을 포함하는 동적 랜덤 액세스 메모리 디바이스에 있어서,
    상기 제 1 메모리 셀은
    상기 제 1 트렌치의 상부 부분에 형성된 제 1 저장 노드 도전체를 가지는 제 1 신호 저장 노드와,
    상기 제 1 트렌치의 상부 부분에 형성된 제 1 신호 전달 디바이스 - 상기 제 1 신호 전달 디바이스는 제 1 저장 노드 도전체에 결합되고 상기 제 1 트렌치의 측벽으로부터 상기 기판내료 연장하는 제 1 확산 영역, 상기 제 1 트렌치의 측벽을 따라 형성된 제 1 게이트 절연체, 제 1 저장 노드 도전체를 코팅하는 제 1 트렌치-상부 산화물(trench-top oxide), 제 1 게이트 절연체 및 제 1 트렌치-상부 산화물에 인접하고 제 1 트렌치를 충진하는 제 1 게이트 도전체를 가짐- 와,
    상기 제 1 게이트 도전체에 결합되고 상기 제 1 트렌치의 측벽과 정렬되는 측벽을 가지는 제 1 워드라인 도전체와,
    제 2 메모리 도전체를 포함하되,
    상기 제 2 메모리 셀은
    상기 제 2 트렌치의 하부 부분에 형성된 제 2 저장 노드 도전체를 가지는 제 2 신호 저장 노드와,
    상기 제 2 트렌치의 상부 부분에 형성된 제 2 신호 전달 디바이스 - 상기 신호 전달 디바이스는 상기 제 2 저장 노드 도전체에 결합되며 제 1 트렌치의 측벽으로부터 기판내로 연장하는 제 2 확산 영역, 상기 제 2 트렌치의 측벽을 따라 형성된 제 2 게이트 절연체, 제 2 저장 노드 도전체를 코팅하는 제 2 트렌치-상부 산화물, 상기 제 2 게이트 절연체 및 상기 제 2 트렌치-상부 산화물에 인접하고 상기 제 2 트렌치를 충진하는 제 2 게이트 도전체를 가짐 - 와,
    상기 제 2 게이트 도전체에 결합되고 측벽을 가지는 제 2 워드라인 도전체를 포함하는 동적 랜덤 액세스 디바이스.
  8. 제 7 항에 있어서
    상기 제 2 워드라인 도전체의 측벽은 제 1 워드라인 도전체의 측벽으로부터 거리 W만큼 이격되어 위치되는 동적 랜덤 액세스 디바이스.
  9. 제 7 항에 있어서,
    상기 제 2 워드라인 도전체의 측벽은 상기 제 2 트렌치의 측벽과 정렬되는 동적 랜덤 액세스 디바이스.
  10. 제 7 항에 있어서,
    상기 제 1 및 상기 제 2 워드라인 도전체는 상기 기판의 상부면 상에 형성되는 동적 랜덤 액세스 디바이스.
  11. 제 7 항에 있어서,
    W는 F가 최소 피쳐 사이즈인 2F보다 작은 동적 랜덤 액세스 디바이스.
  12. 제 11 항에 있어서,
    W는 1F와 동일한 동적 랜덤 액세스 디바이스.
  13. 제 7 항에 있어서,
    상기 제 1 및 제 2 메모리 셀 각각은 F가 최소 피쳐 사이즈로 4F2보다 작거나 또는 동일한 상기 기판의 상부면 제각각의 영역을 차지하는 동적 랜덤 액세스 디바이스.
  14. 제 7 항에 있어서,
    상기 워드라인 도전체는 금속으로 구성되는 동적 랜덤 액세스 디바이스.
  15. 제 14 항에 있어서,
    상기 워드라인 도전체는 텅스텐으로 구성되는 동적 랜덤 액세스 디바이스.
  16. (a) 상부면을 가지는 기판을 제공하는 단계와,
    (b) 기판내의 디바이스 트렌치를 에칭하는 단계 - 상기 디바이스 트렌치는 측벽, 하부 부분 및 상부 부분을 가짐 - 와,
    (c) 상기 디바이스의 하부 부분에 신호 저장 노드를 형성하는 단계 - 상기 신호 저장 노드는 저장 노드 도전체를 가짐 - 와,
    (d) 상기 디바이스 트렌치의 상부 부분에 신호 전달 디바이스를 형성하는 단계 - 신호 전달 디바이스는 상기 저장 노드 도전체에 결합되고 디바이스 트렌치의 측벽으로부터 기판내로 연장하는 제 1 확산 영역, 상기 기판의 상부 표면에 인접하고 상기 디바이스 트렌치의 측벽에 인접한 기판에 형성된 비트 라인 확산 영역, 상기 기판에서 상기 제 1 확산 영역으로부터 상기 비트 라인 확산 영역까지 연장하는 채널 영역, 상기 저장 노드 도전체 위에 글고 상기 기판에 인접한 상기 디바이스 트렌치의 측벽을 코팅하는 게이트 절연체 및 상기 디바이스 트렌치를 충진하는 게이트 도전체를 가짐 - 와,
    (e) 비트 라인 도전체를 상기 비트라인 확산 영역에 결합시키는 단계와,
    (f) 상기 게이트 도전체 상에 상기 디바이스 트렌치 측벽으로 형성된 워드라인 도전체를 자기-정렬시키는 단계
    를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.
  17. 제 16 항에 있어서,
    상기 단계 (b) 이전에 상기 기판의 상부면 상에 질화물 층을 형성하는 단계를 더 포함하고, 상기 단계 (b)는 질화물 층을 통해 상기 기판내로 디바이스 트렌치를 에칭하는 단계를 포함하되, 상기 단계(d)는 상기 기판의 상부면 상의 레벨까지 디바이스 트렌치를 충진함으로써 게이트 도전체를 형성하는 단계를 더 포함하고, 상기 단계 (f)는 질화물에 대해 선택적인 워드라인 트렌치를 게이트 도전체내로 에칭하는 단계와, 상기 워드라인 도전체를 상기 워드라인 트렌치내로 증착하는 단계를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.
  18. 제 17 항에 있어서,
    상기 질화물 층상에 산화물 층을 형성하는 단계를 더 포함하되, 상기 단계 (b)는 상기 산화물 층을 통해, 상기 질화물 층을 통해, 그리고 기판내로 상기 디바이스 트렌치를 에칭하는 단계를 더 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.
  19. (a) 상부면을 가지는 기판을 제공하는 단계와,
    (b) 상기 기판의 상부면 상에 질화물 층을 증착하는 단계와,
    (c) 상기 기판내로 디바이스 트렌치를 에칭하는 단계 - 상기 디바이스 트렌치는 측벽, 하부 부분 및 상부 부분을 가짐 - 와,
    (d) 상기 디바이스 트렌치의 하부 부분에 신호 저장 노드를 형성하는 단계 - 상기 신호 저장 노드는 신호 노드 도전체를 가짐 - 와,
    (e) 상기 저장 노드 도전체를 트렌치-상부 절연체로 코팅하는 단계와,
    (f) 상기 디바이스 트렌치의 상부 부분에 신호 전달 디바이스를 형성하는 단계 - 상기 신호 전달 디바이스는 상기 저장 노드 도전체에 결합되고 상기 디바이스의 측벽으로부터 상기 기판내로 연장하는 제 1 확산 영역, 비트 라인 확산 영역이 상기 기판의 상부면에 인접하고 상부 디바이스 트렌치의 측벽에 인접하여 기판내에 형성된 비트 라인 확산 영역, 상기 기판 내에서 제 1 확산영역으로부터 상기 비트 라인 확산까지 연장하는 채널 영역, 상기 저장 노드 도전체 위의 상기 디바이스 트렌치의 측벽을 코팅하는 게이트 절연체 및 상기 기판의 상부면위의 레벨까지 상기 디바이스 트렌치를 충진하는 게이트 도전체를 가짐 - 와,
    (g) 포토레지스트를 증착하는 단계와,
    (h) 상기 게이트 도전체를 노출시키기 위해 포토레지스트를 패턴하시키는 단계와,
    (i) 상기 디바이스 트렌치의 측벽과 정렬된 워드라인 트렌치를 형성하기 위해 질화물에 대해 선택적인 게이트 도전체를 에칭하는 단계와,
    (j) 상기 포토레지스트가 상기 디바이스 트렌치의 측벽과 정렬하여 패턴화되는지에 관계없이 상기 디바이스 트렌치의 측벽과 정렬된 측벽을 가지는 워드라인 트렌치에 워드라인 도전체를 증착하는 단계
    를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.
  20. 제 19 항에 있어서,
    상기 질화물 층상에 상기 산화물 층을 형성하는 단계를 더 포함하고 상기 단계 (c)는 상기 산화물 층을 통해, 상기 질화물 층을 통해, 그리고 상기 기판내로 상기 디바이스 트렌치를 에칭하는 단계를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.
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