JPH06163851A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06163851A JPH06163851A JP3163912A JP16391291A JPH06163851A JP H06163851 A JPH06163851 A JP H06163851A JP 3163912 A JP3163912 A JP 3163912A JP 16391291 A JP16391291 A JP 16391291A JP H06163851 A JPH06163851 A JP H06163851A
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- JP
- Japan
- Prior art keywords
- recess
- polysilicon
- memory cell
- film
- sectional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【構成】 半導体基体の一主面側に、トレンチ状の溝
２０と、この溝上部の隣接域の少なくとも一部が除去さ
れてなる凹部１００とが連設され、前記溝及び前記凹部
にポリシリコン導電層１０３が埋め込まれ、この導電層
の上部が絶縁物１０２化され、絶縁膜１０２の底面が凹
部１００内に存在している半導体装置。 【効果】 素子領域を設計通りに形成でき、導電層の
断線もなく、表面も平坦化される。
２０と、この溝上部の隣接域の少なくとも一部が除去さ
れてなる凹部１００とが連設され、前記溝及び前記凹部
にポリシリコン導電層１０３が埋め込まれ、この導電層
の上部が絶縁物１０２化され、絶縁膜１０２の底面が凹
部１００内に存在している半導体装置。 【効果】 素子領域を設計通りに形成でき、導電層の
断線もなく、表面も平坦化される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばダイ
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、例えば図31にそのメモリセル部を示
すように、Ｐ--型シリコン基板（具体的には、シリコン
基板に形成されたＰ- 型ウエル１）の一主面に所定深さ
のトレンチ状の溝20が設けられ、この溝20には絶縁膜25
を介してＮ+ 型ポリシリコン（フィールドプレート）43
が充填されている。
ミックＲＡＭでは、例えば図31にそのメモリセル部を示
すように、Ｐ--型シリコン基板（具体的には、シリコン
基板に形成されたＰ- 型ウエル１）の一主面に所定深さ
のトレンチ状の溝20が設けられ、この溝20には絶縁膜25
を介してＮ+ 型ポリシリコン（フィールドプレート）43
が充填されている。
【０００３】そして、溝20の外側全面に拡散形成された
Ｎ+ 型拡散領域34を電極として用いてキャパシタＣ1 が
形成されている。また、溝20の側方の表面には、Ｎ+ 型
拡散領域34に連設されたＮ+ 型ソース領域33及びビット
線に接続されたＮ+ 型ドレイン領域22が所定のパターン
に拡散形成されていて、これらの間にはゲート酸化膜17
を介してワード線としてのゲート電極35が設けられ、横
型の伝達用のＮチャネル絶縁ゲート電界効果トランジス
タ（トランスファゲート）Ｔｒ1 が接続されている。ソ
ース及びドレイン領域は、サイドウォール技術を用いた
ナイトライド膜57により区画されている。
Ｎ+ 型拡散領域34を電極として用いてキャパシタＣ1 が
形成されている。また、溝20の側方の表面には、Ｎ+ 型
拡散領域34に連設されたＮ+ 型ソース領域33及びビット
線に接続されたＮ+ 型ドレイン領域22が所定のパターン
に拡散形成されていて、これらの間にはゲート酸化膜17
を介してワード線としてのゲート電極35が設けられ、横
型の伝達用のＮチャネル絶縁ゲート電界効果トランジス
タ（トランスファゲート）Ｔｒ1 が接続されている。ソ
ース及びドレイン領域は、サイドウォール技術を用いた
ナイトライド膜57により区画されている。
【０００４】フィールドプレート43の上部43ａは溝20上
にはみ出し、ナイトライド膜51により下部と絶縁分離さ
れ、またＳｉＯ2 膜52により上部と絶縁分離されてい
る。
にはみ出し、ナイトライド膜51により下部と絶縁分離さ
れ、またＳｉＯ2 膜52により上部と絶縁分離されてい
る。
【０００５】こうしたフィールドプレート43は上記のキ
ャパシタの電極（接地側）として用いられると同時に、
その直下の基板表面に寄生チャネルが発生するのを防止
するアイソレーション作用も備えているが、本発明者が
検討を加えた結果、集積度を上げるに伴って上記の如き
構造ではソース、ドレイン領域を区画できず、ワードラ
イン35自体を所定位置に形成できない場合があること等
が判明した。このことを以下に、図32〜図39に示す製造
工程に基いて説明する。
ャパシタの電極（接地側）として用いられると同時に、
その直下の基板表面に寄生チャネルが発生するのを防止
するアイソレーション作用も備えているが、本発明者が
検討を加えた結果、集積度を上げるに伴って上記の如き
構造ではソース、ドレイン領域を区画できず、ワードラ
イン35自体を所定位置に形成できない場合があること等
が判明した。このことを以下に、図32〜図39に示す製造
工程に基いて説明する。
【０００６】即ち、まず図32のように、ウエル１の表面
にＳｉＯ2 膜50を介してナイトライド膜51を被着し、こ
れを所定パターンにエッチングした後、ナイトライド膜
51をマスクにして基板１をエッチングする。これによっ
て、メモリセル部において基板１に深さが例えば64メガ
ビット用では３〜５μｍ程度のトレンチ状の溝20を形成
する。
にＳｉＯ2 膜50を介してナイトライド膜51を被着し、こ
れを所定パターンにエッチングした後、ナイトライド膜
51をマスクにして基板１をエッチングする。これによっ
て、メモリセル部において基板１に深さが例えば64メガ
ビット用では３〜５μｍ程度のトレンチ状の溝20を形成
する。
【０００７】しかる後、公知の方法により、溝20の壁面
にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの電
極蓄積用のＮ+ 拡散領域34を形成する。更にＣＶＤ（化
学的気相成長法）又は熱酸化法によって溝20の壁面に厚
さ100 Å程度のＳｉＯ2 膜25を夫々形成する。
にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの電
極蓄積用のＮ+ 拡散領域34を形成する。更にＣＶＤ（化
学的気相成長法）又は熱酸化法によって溝20の壁面に厚
さ100 Å程度のＳｉＯ2 膜25を夫々形成する。
【０００８】次いで、図33のように、溝20を含む全面に
Ｎ型ポリシリコン43をＣＶＤ法で堆積させ、所定の領域
（キャパシタ領域）上にのみフォトレジスト93を所定パ
ターンに形成する。
Ｎ型ポリシリコン43をＣＶＤ法で堆積させ、所定の領域
（キャパシタ領域）上にのみフォトレジスト93を所定パ
ターンに形成する。
【０００９】次いで図34のように、レジスト93をマスク
にしてウエットエッチング、更にドライエッチングによ
りポリシリコン43をエッチングする。このとき、下地の
各膜も一部分エッチングされる。ポリシリコン43の存在
しない領域90がトランジスタ形成領域となる。
にしてウエットエッチング、更にドライエッチングによ
りポリシリコン43をエッチングする。このとき、下地の
各膜も一部分エッチングされる。ポリシリコン43の存在
しない領域90がトランジスタ形成領域となる。
【００１０】次いで図35のように、熱酸化技術によって
ポリシリコン層43の表面を酸化し、そこにＳｉＯ2 層52
を成長させる。この際、ＳｉＯ2 層52はその成長後に周
囲に幾分はみ出すように成長するので、次の工程前（ポ
リシリコン35の被着前）にＳｉ3 Ｎ4 を全面に成長→エ
ッチバック技術で図31に示したＳｉ3 Ｎ4 膜57をＳｉＯ
2 層52の周辺に被着しておく。
ポリシリコン層43の表面を酸化し、そこにＳｉＯ2 層52
を成長させる。この際、ＳｉＯ2 層52はその成長後に周
囲に幾分はみ出すように成長するので、次の工程前（ポ
リシリコン35の被着前）にＳｉ3 Ｎ4 を全面に成長→エ
ッチバック技術で図31に示したＳｉ3 Ｎ4 膜57をＳｉＯ
2 層52の周辺に被着しておく。
【００１１】即ち、図36のように、全面にＣＶＤでＳｉ
3 Ｎ4 膜57を堆積させ、エッチバックによって図31のよ
うにＳｉＯ2 層52の周辺にＳｉ3 Ｎ4 膜57を選択的に被
着させる。これによって、上記したＳｉＯ2 層52のはみ
出しによるひさし構造95がない場合に、図31のようにゲ
ート用のポリシリコン35を被着した際にこのポリシリコ
ンが上記ひさし構造下にも入ってゲートパターニング時
にエッチングされずに残ってしまい、これにより隣接す
るワード線間が短絡されてしまうことを防止できる。
3 Ｎ4 膜57を堆積させ、エッチバックによって図31のよ
うにＳｉＯ2 層52の周辺にＳｉ3 Ｎ4 膜57を選択的に被
着させる。これによって、上記したＳｉＯ2 層52のはみ
出しによるひさし構造95がない場合に、図31のようにゲ
ート用のポリシリコン35を被着した際にこのポリシリコ
ンが上記ひさし構造下にも入ってゲートパターニング時
にエッチングされずに残ってしまい、これにより隣接す
るワード線間が短絡されてしまうことを防止できる。
【００１２】ところが、上記のひさし構造95は、実際に
は、図35に示すようにかなり横方向へ張り出てしまい、
次のナイトライド膜57は図36のように領域90を完全に埋
めるように堆積するので、ナイトライド膜をエッチバッ
クしても図37のように残ってしまうことがある。
は、図35に示すようにかなり横方向へ張り出てしまい、
次のナイトライド膜57は図36のように領域90を完全に埋
めるように堆積するので、ナイトライド膜をエッチバッ
クしても図37のように残ってしまうことがある。
【００１３】これでは、トランジスタのための領域90を
設計通りに形成することができず（特にナイトライド51
をエッチングで抜くことができず）、従って次のゲート
酸化膜17の形成や、ポリシリコンゲート35の形成も可能
となり、トランジスタを形成することができない。
設計通りに形成することができず（特にナイトライド51
をエッチングで抜くことができず）、従って次のゲート
酸化膜17の形成や、ポリシリコンゲート35の形成も可能
となり、トランジスタを形成することができない。
【００１４】この原因について考察したところ、特に図
35の酸化によってポリシリコン43の上部が体積膨張して
横方向へ拡がることが問題となる。これは、集積度を上
げてトランジスタサイズを小さくする程、深刻な問題と
なる。
35の酸化によってポリシリコン43の上部が体積膨張して
横方向へ拡がることが問題となる。これは、集積度を上
げてトランジスタサイズを小さくする程、深刻な問題と
なる。
【００１５】また、別の問題として、図31とは異なる断
面を示す図38において、隣接するキャパシタ間を接続す
るフィールドプレート43を形成する際、ポリシリコン層
43のパターニングマスク93が破線の正常位置から一点鎖
線の如くに位置ずれしたときに、エッチング後のポリシ
リコン43は一点鎖線の如くに段差領域43ｂにおいてその
膜厚が薄くなってしまう。
面を示す図38において、隣接するキャパシタ間を接続す
るフィールドプレート43を形成する際、ポリシリコン層
43のパターニングマスク93が破線の正常位置から一点鎖
線の如くに位置ずれしたときに、エッチング後のポリシ
リコン43は一点鎖線の如くに段差領域43ｂにおいてその
膜厚が薄くなってしまう。
【００１６】こうした現象と、セルサイズの縮小に伴
い、溝20の直径が小さくなることによりポリシリコンの
パターニング精度が出し難くなることによって、一層生
じ易くなる。そして、最悪の場合、ポリシリコン43が断
線を起こすことがあり、仮にそうでないとしても次の酸
化工程（図39）によって仮想線のように残していたポリ
シリコン43ｂは酸化されつくし、ＳｉＯ2 52となってし
まう。
い、溝20の直径が小さくなることによりポリシリコンの
パターニング精度が出し難くなることによって、一層生
じ易くなる。そして、最悪の場合、ポリシリコン43が断
線を起こすことがあり、仮にそうでないとしても次の酸
化工程（図39）によって仮想線のように残していたポリ
シリコン43ｂは酸化されつくし、ＳｉＯ2 52となってし
まう。
【００１７】この結果、フィールドプレート43としても
はや機能しなくなるおそれがあり、上記した問題と共に
大きな問題となる。
はや機能しなくなるおそれがあり、上記した問題と共に
大きな問題となる。
【００１８】
【発明の目的】本発明の目的は、所定の領域を設計通り
に形成でき、かつ断線等も防止し、表面の平坦化にも有
利である半導体装置及びその製造方法を提供することに
ある。
に形成でき、かつ断線等も防止し、表面の平坦化にも有
利である半導体装置及びその製造方法を提供することに
ある。
【００１９】即ち、本発明は、半導体基体表面に形成さ
れた第１の凹部と、前記第１の凹部に連設して前記第１
の凹部よりも深く形成された第２の凹部と、前記第１、
第２の凹部内に埋設された導電体と、前記導電体上に形
成された絶縁膜とを有し、前記絶縁膜と前記導電体との
境界面が前記第１の凹部の内部に形成されている半導体
装置に係るものである。
れた第１の凹部と、前記第１の凹部に連設して前記第１
の凹部よりも深く形成された第２の凹部と、前記第１、
第２の凹部内に埋設された導電体と、前記導電体上に形
成された絶縁膜とを有し、前記絶縁膜と前記導電体との
境界面が前記第１の凹部の内部に形成されている半導体
装置に係るものである。
【００２０】また、本発明は、半導体基体表面に第１の
凹部を形成する工程と、前記第１の凹部に連設して前記
第１の凹部よりも深い第２の凹部を形成する工程と、前
記第１、第２の凹部内に、前記半導体基体表面側の最外
面より下方レベルに導電体を埋設する工程と、前記導電
体上に絶縁膜を形成する工程とを有する半導体装置の製
造方法も提供するものである。
凹部を形成する工程と、前記第１の凹部に連設して前記
第１の凹部よりも深い第２の凹部を形成する工程と、前
記第１、第２の凹部内に、前記半導体基体表面側の最外
面より下方レベルに導電体を埋設する工程と、前記導電
体上に絶縁膜を形成する工程とを有する半導体装置の製
造方法も提供するものである。
【００２１】
【実施例】以下、本発明の実施例を説明する。
【００２２】図１〜図４は、本発明の第１の実施例によ
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
【００２３】図１は、隣接するメモリセル間を示す断面
図（図４のＡ−Ａ線断面図）であり、また図２はワード
線に沿う断面図（図４のＢ−Ｂ線断面図）であり、図３
は図２の一部分を示すものである。
図（図４のＡ−Ａ線断面図）であり、また図２はワード
線に沿う断面図（図４のＢ−Ｂ線断面図）であり、図３
は図２の一部分を示すものである。
【００２４】本例のダイナミックＲＡＭによれば、その
メモリセルは、Ｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲートＴｒ1 、Ｔｒ1 ′と、
このトランスファゲートのソース領域23、33に接続され
たキャパシタＣ1 、Ｃ1 ′とによる１トランジスタ−１
キャパシタ構造から構成され、隣接するセル間ではキャ
パシタＣ1 、Ｃ1 ′が共通に接地されている。（図１参
照）。
メモリセルは、Ｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲートＴｒ1 、Ｔｒ1 ′と、
このトランスファゲートのソース領域23、33に接続され
たキャパシタＣ1 、Ｃ1 ′とによる１トランジスタ−１
キャパシタ構造から構成され、隣接するセル間ではキャ
パシタＣ1 、Ｃ1 ′が共通に接地されている。（図１参
照）。
【００２５】そして、Ｐ--型シリコン基板（具体的に
は、シリコン基板に形成されたＰ- 型ウエル１）の一主
面に所定の深さのトレンチ状の溝20（図４では斜線で示
してある。）が設けられ、この溝20には絶縁膜25を介し
てＮ+ 型ポリシリコン（フィールドプレート）103 が充
填されている。
は、シリコン基板に形成されたＰ- 型ウエル１）の一主
面に所定の深さのトレンチ状の溝20（図４では斜線で示
してある。）が設けられ、この溝20には絶縁膜25を介し
てＮ+ 型ポリシリコン（フィールドプレート）103 が充
填されている。
【００２６】この場合、溝20の上部の隣接域( 特にメモ
リセル活性領域90を除く領域) が除去され、溝20に連な
る凹部100 が形成されていて（逆に言えば、凹部100 に
連設して溝20が形成されていて）、この凹部100 及び溝
20（これは凹部100 よりずっと深い凹部とみなせる。）
内にポリシリコンフィールドプレート103 が埋め込まれ
ている。従って、フィールドプレート103 がメモリセル
活性領域90の表面よりも下方位置に存在し、かつポリシ
リコンの酸化物102 は厚さ2500Å程度であって前記表面
より上方へ僅かに突出しているだけである。
リセル活性領域90を除く領域) が除去され、溝20に連な
る凹部100 が形成されていて（逆に言えば、凹部100 に
連設して溝20が形成されていて）、この凹部100 及び溝
20（これは凹部100 よりずっと深い凹部とみなせる。）
内にポリシリコンフィールドプレート103 が埋め込まれ
ている。従って、フィールドプレート103 がメモリセル
活性領域90の表面よりも下方位置に存在し、かつポリシ
リコンの酸化物102 は厚さ2500Å程度であって前記表面
より上方へ僅かに突出しているだけである。
【００２７】酸化物102 の周囲には、サイドウォール技
術によりナイトライドを主体とする膜108 が被着されて
おり、既述した57と同様の作用をなしているが、後述す
る如くこのナイトライド膜108 はメモリセル活性領域90
を設計通りに良好に区画することのできるものとなって
いる。
術によりナイトライドを主体とする膜108 が被着されて
おり、既述した57と同様の作用をなしているが、後述す
る如くこのナイトライド膜108 はメモリセル活性領域90
を設計通りに良好に区画することのできるものとなって
いる。
【００２８】そして、溝20の外側前面に拡散形成された
Ｎ+ 型拡散領域34を電極として用いてキャパシタＣ1 、
Ｃ1 ′が形成されている。また、溝20の側方の表面に
は、Ｎ+ 型拡散領域34に連設されたＮ+ 型ソース領域2
3、33及びビット線41（例えばポリシリコン層) に接続
されたＮ+ 型ドレイン領域22が所定パターンに拡散形成
されていて、これらの間にはゲート酸化膜17を介してワ
ード線としてのゲート電極35が設けられ、横型の伝達用
Ｎチャネル絶縁ゲート電界効果トランジスタ（トランス
ファーゲート）Ｔｒ1 、Ｔｒ1 ′が接続されている。
Ｎ+ 型拡散領域34を電極として用いてキャパシタＣ1 、
Ｃ1 ′が形成されている。また、溝20の側方の表面に
は、Ｎ+ 型拡散領域34に連設されたＮ+ 型ソース領域2
3、33及びビット線41（例えばポリシリコン層) に接続
されたＮ+ 型ドレイン領域22が所定パターンに拡散形成
されていて、これらの間にはゲート酸化膜17を介してワ
ード線としてのゲート電極35が設けられ、横型の伝達用
Ｎチャネル絶縁ゲート電界効果トランジスタ（トランス
ファーゲート）Ｔｒ1 、Ｔｒ1 ′が接続されている。
【００２９】トランスファーゲートは、図４のようにメ
モリセルアレイ部の１つのセル領域90において２個（Ｔ
ｒ1 、Ｔｒ1 ′）設けられ、これらに共通にビット線41
を設けている。
モリセルアレイ部の１つのセル領域90において２個（Ｔ
ｒ1 、Ｔｒ1 ′）設けられ、これらに共通にビット線41
を設けている。
【００３０】セル間のキャパシタＣ1 −Ｃ1 ′間はフィ
ールドプレート103 で接続されているが、このフィール
ドプレート下はＳｉＯ2 膜50、Ｓｉ3 Ｎ4 膜51によって
絶縁分離され、またその上はＳｉＯ2 膜102 によって絶
縁分離されている。
ールドプレート103 で接続されているが、このフィール
ドプレート下はＳｉＯ2 膜50、Ｓｉ3 Ｎ4 膜51によって
絶縁分離され、またその上はＳｉＯ2 膜102 によって絶
縁分離されている。
【００３１】ＳｉＯ2 膜102 上には、他のトランスファ
ーゲートのワード線35が設けられている。ＳｉＯ2 膜10
2 のセルアレイ部側はＳｉ3 Ｎ4 膜108 が被着されてい
る。
ーゲートのワード線35が設けられている。ＳｉＯ2 膜10
2 のセルアレイ部側はＳｉ3 Ｎ4 膜108 が被着されてい
る。
【００３２】また、各ワード線35の上部にはＳｉＯ2 層
53が被着され、層間絶縁膜としてビット線41−ワード線
35間を分離している。ビット線41とＮ+ 型領域22とコン
タクトホール49（図４では×印を付けてある。）を介し
て接続されている。
53が被着され、層間絶縁膜としてビット線41−ワード線
35間を分離している。ビット線41とＮ+ 型領域22とコン
タクトホール49（図４では×印を付けてある。）を介し
て接続されている。
【００３３】以上のように構成されたメモリセル部によ
れば、トレンチ状の20溝に連設して凹部100 を形成し、
この凹部100 及び溝20にフィールドプレートとしてのポ
リシリコン層103 を埋め込み、この上部をＳｉＯ2 層10
2 としているので、ＳｉＯ2層102 を形成するときのポ
リシリコン層103 の酸化処理時にＳｉＯ2 層102 が横方
向に成長しようとしても凹部100 の周壁100 ａ（特に図
２参照）によって阻止される。従って、ＳｉＯ2 層102
とポリシリコン層103 との境界面109 は凹部100 の内部
に形成されることになる。
れば、トレンチ状の20溝に連設して凹部100 を形成し、
この凹部100 及び溝20にフィールドプレートとしてのポ
リシリコン層103 を埋め込み、この上部をＳｉＯ2 層10
2 としているので、ＳｉＯ2層102 を形成するときのポ
リシリコン層103 の酸化処理時にＳｉＯ2 層102 が横方
向に成長しようとしても凹部100 の周壁100 ａ（特に図
２参照）によって阻止される。従って、ＳｉＯ2 層102
とポリシリコン層103 との境界面109 は凹部100 の内部
に形成されることになる。
【００３４】この結果、次工程でサイドウォール技術に
よりＳｉ3 Ｎ4 層107 を設計通りに形成できるから、ト
ランスファーゲートの活性領域90を設計通りに確保する
ことができる。従って、この活性領域90は上記の凹部10
0 の形成時に既に確保されていることになり、デザイン
ルールに沿って精度よく加工することができる。
よりＳｉ3 Ｎ4 層107 を設計通りに形成できるから、ト
ランスファーゲートの活性領域90を設計通りに確保する
ことができる。従って、この活性領域90は上記の凹部10
0 の形成時に既に確保されていることになり、デザイン
ルールに沿って精度よく加工することができる。
【００３５】また、ポリシリコン層103 がゲート活性領
域90の上面よりも下方レベルに埋め込んであるため、Ｓ
ｉＯ2 層102 を酸化で成長させたときも、図１に示すよ
うにポリシリコン層103 は十分な断面積で両セル間で連
結されることになる。従って、ポリシリコン層103 は断
線を起こすことはない。この場合、酸化層102 の成長前
に、後述のエッチバック技術でポリシリコン層103 を所
定レベルに埋め込むことが容易であり、従来のようにマ
スクを用いてエッチングする必要はないため、両セル間
でポリシリコン層103 を常に十分な断面積に残すことが
できるのである。
域90の上面よりも下方レベルに埋め込んであるため、Ｓ
ｉＯ2 層102 を酸化で成長させたときも、図１に示すよ
うにポリシリコン層103 は十分な断面積で両セル間で連
結されることになる。従って、ポリシリコン層103 は断
線を起こすことはない。この場合、酸化層102 の成長前
に、後述のエッチバック技術でポリシリコン層103 を所
定レベルに埋め込むことが容易であり、従来のようにマ
スクを用いてエッチングする必要はないため、両セル間
でポリシリコン層103 を常に十分な断面積に残すことが
できるのである。
【００３６】しかも、ＳｉＯ2 層102 の上面とゲート活
性領域90との間には、それ程の段差がつかないので、従
来構造（図31参照）に比べて表面が平坦化し、配線等を
形成し易く、その段切れの問題も防止することができ
る。
性領域90との間には、それ程の段差がつかないので、従
来構造（図31参照）に比べて表面が平坦化し、配線等を
形成し易く、その段切れの問題も防止することができ
る。
【００３７】更に、図２及び図４に明示するように、ゲ
ート幅Ｗが設計通りに決められているので、いわゆるナ
ロウ・チャネル効果が発生しにくくなる。即ち、従来構
造では図31に示したように、Ｎ+ 型拡散領域22、33とウ
エル１とのなすＰＮ接合111が側方にも存在しているの
で、高集積化によってゲート幅Ｗが狭くなると、ゲート
35に電圧を印加したときに空乏層110 が仮想線のように
拡がる割合が多くなり、このためにチャネル領域にゲー
ト電圧がかかりにくくなってしきい値電圧が高くなって
しまう。これに対し、本例の構造では、図３に明示する
ように、ゲート幅が上記の凹部100 間に限られている
（従って、ゲート幅を設計通りにできる上に、Ｎ+ 型領
域22、33も同幅内に区画され、ＰＮ接合111 はその側方
には存在しない）ので、空乏層110 は限られた領域でし
か拡がらず、しきい値電圧を従来のものよりも低くする
ことができると考えられる。
ート幅Ｗが設計通りに決められているので、いわゆるナ
ロウ・チャネル効果が発生しにくくなる。即ち、従来構
造では図31に示したように、Ｎ+ 型拡散領域22、33とウ
エル１とのなすＰＮ接合111が側方にも存在しているの
で、高集積化によってゲート幅Ｗが狭くなると、ゲート
35に電圧を印加したときに空乏層110 が仮想線のように
拡がる割合が多くなり、このためにチャネル領域にゲー
ト電圧がかかりにくくなってしきい値電圧が高くなって
しまう。これに対し、本例の構造では、図３に明示する
ように、ゲート幅が上記の凹部100 間に限られている
（従って、ゲート幅を設計通りにできる上に、Ｎ+ 型領
域22、33も同幅内に区画され、ＰＮ接合111 はその側方
には存在しない）ので、空乏層110 は限られた領域でし
か拡がらず、しきい値電圧を従来のものよりも低くする
ことができると考えられる。
【００３８】上記した効果を得る上で、上記した凹部10
0 の深さ（厳密にはゲート活性領域の表面とナイトライ
ド膜51との間の距離）は3000〜6000Åとするのがよい。
但し、溝20の深さは３〜５μｍとする。
0 の深さ（厳密にはゲート活性領域の表面とナイトライ
ド膜51との間の距離）は3000〜6000Åとするのがよい。
但し、溝20の深さは３〜５μｍとする。
【００３９】凹部100 の深さは上記した効果を得るため
には3000Å以上とするのがよいが、それより小さいとゲ
ート活性領域表面からの凹み（若しくは段差）が小さす
ぎ、上記した効果が弱くなり易く、また凹部以上に存在
するポリシリコン103 が薄くなってセル−セル間でのフ
ィールドプレート103 の抵抗（図１参照）が増える傾向
にある。
には3000Å以上とするのがよいが、それより小さいとゲ
ート活性領域表面からの凹み（若しくは段差）が小さす
ぎ、上記した効果が弱くなり易く、また凹部以上に存在
するポリシリコン103 が薄くなってセル−セル間でのフ
ィールドプレート103 の抵抗（図１参照）が増える傾向
にある。
【００４０】他方、凹部100 は深いと、上記した効果を
得易く、かつポリシリコン層103 を形成する際にポリシ
リコンが凹部の底部及び側方から均一に成長し易くなっ
て上面平坦なポリシリコン層103 を形成できることがシ
ミュレーション上で確認されている。この点から、凹部
100 の深さは3000Å以上とするのがよいが、あまり深く
する必要はなく、１μｍ以下とするのが実用的である。
得易く、かつポリシリコン層103 を形成する際にポリシ
リコンが凹部の底部及び側方から均一に成長し易くなっ
て上面平坦なポリシリコン層103 を形成できることがシ
ミュレーション上で確認されている。この点から、凹部
100 の深さは3000Å以上とするのがよいが、あまり深く
する必要はなく、１μｍ以下とするのが実用的である。
【００４１】次に、本例のデバイスの製造方法を図５〜
図24について説明する。図５〜図14は図１に対応し、図
15〜図24は図２に対応するものである。
図24について説明する。図５〜図14は図１に対応し、図
15〜図24は図２に対応するものである。
【００４２】工程の初期段階では、図５、図15のよう
に、メモリセルアレイ部においてＰ型不純物（例えば
Ｂ）のイオン打込みによってＰ--型基板の一主面にＰ-
型ウエル１を形成する。
に、メモリセルアレイ部においてＰ型不純物（例えば
Ｂ）のイオン打込みによってＰ--型基板の一主面にＰ-
型ウエル１を形成する。
【００４３】そして、ゲート活性領域90を所定パターン
に加工されたフォトレジスト111 で覆い、ＲＩＥ（反応
性イオンエッチング）によるドライエッチングで凹部10
0 をフィールドプレート形成領域に亘って深さ3000〜60
00Åに形成する。
に加工されたフォトレジスト111 で覆い、ＲＩＥ（反応
性イオンエッチング）によるドライエッチングで凹部10
0 をフィールドプレート形成領域に亘って深さ3000〜60
00Åに形成する。
【００４４】次いで、図６、図16のように、レジスト11
1 の除去後に、表面上に凹部100 領域も含めて、薄い酸
化膜50を熱酸化で、Ｓｉ3 Ｎ4 膜51をＣＶＤによって成
長させる。
1 の除去後に、表面上に凹部100 領域も含めて、薄い酸
化膜50を熱酸化で、Ｓｉ3 Ｎ4 膜51をＣＶＤによって成
長させる。
【００４５】次いで、図７、図17のように、ＳｉＯ2 層
112 をＣＶＤにより全面に堆積させ、パターニングす
る。
112 をＣＶＤにより全面に堆積させ、パターニングす
る。
【００４６】次いで、図８、図18のように、ＳｉＯ2 層
112 をマスクにしてＳｉ3 Ｎ4 膜51、ＳｉＯ2 膜50、基
板１をエッチングし、これによってメモリセル部におい
て基板１に深さ３〜５μｍのトレンチ状の溝20を形成す
る。この溝20は、上記した凹部100 に一部分が重なるよ
うにして形成する。
112 をマスクにしてＳｉ3 Ｎ4 膜51、ＳｉＯ2 膜50、基
板１をエッチングし、これによってメモリセル部におい
て基板１に深さ３〜５μｍのトレンチ状の溝20を形成す
る。この溝20は、上記した凹部100 に一部分が重なるよ
うにして形成する。
【００４７】しかる後、公知の方法により、溝20の壁面
にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの電
荷蓄積用Ｎ+ 型拡散領域34を形成する。
にＮ型不純物（例えばＡｓ）を拡散し、キャパシタの電
荷蓄積用Ｎ+ 型拡散領域34を形成する。
【００４８】次いで図９、図19のように、ＣＶＤ（化学
的気相成長法）又は熱酸化法によって溝20の壁面に厚さ
100 Å程度のＳｉＯ2 膜25を形成する。
的気相成長法）又は熱酸化法によって溝20の壁面に厚さ
100 Å程度のＳｉＯ2 膜25を形成する。
【００４９】そして、凹部100 及び溝20を含む全面にＮ
型ポリシリコン103 をＣＶＤ法で堆積させる。このと
き、メモリセル部は高集積化のために、ゲート活性領域
間が狭くなっていて、ポリシリコン層103 の表面はほぼ
平坦になる。
型ポリシリコン103 をＣＶＤ法で堆積させる。このと
き、メモリセル部は高集積化のために、ゲート活性領域
間が狭くなっていて、ポリシリコン層103 の表面はほぼ
平坦になる。
【００５０】次いで、図10、図20のように、ゲート活性
領域上のポリシリコンがなくなるまでエッチバックし、
ゲート活性領域90以外の領域にポリシリコン層103 を埋
め込む。ポリシリコン層103 は基板１の表面側の最外面
（即ち、膜51上の25の表面よりも下方のレベルに埋め込
まれる。
領域上のポリシリコンがなくなるまでエッチバックし、
ゲート活性領域90以外の領域にポリシリコン層103 を埋
め込む。ポリシリコン層103 は基板１の表面側の最外面
（即ち、膜51上の25の表面よりも下方のレベルに埋め込
まれる。
【００５１】次いで、図11、図21のように、ポリシリコ
ン層103 の表面（上部）を酸化処理し、ＳｉＯ2 膜102
を成長させる。この時、上記のようにポリシリコン層10
3 の上面はゲート活性領域90より下方に位置せしめて酸
化しているので、ＳｉＯ2 膜102 は凹部100 の周壁100
ａに規制され、横方向にはみ出すことなく、上方のみに
成長することになる。従って、フィールドプレート103
を所定位置に形成できると同時に、ゲート活性領域90を
確保することができる。
ン層103 の表面（上部）を酸化処理し、ＳｉＯ2 膜102
を成長させる。この時、上記のようにポリシリコン層10
3 の上面はゲート活性領域90より下方に位置せしめて酸
化しているので、ＳｉＯ2 膜102 は凹部100 の周壁100
ａに規制され、横方向にはみ出すことなく、上方のみに
成長することになる。従って、フィールドプレート103
を所定位置に形成できると同時に、ゲート活性領域90を
確保することができる。
【００５２】次いで、図12、図22のようにＳｉ3 Ｎ4 膜
107 を堆積させる。
107 を堆積させる。
【００５３】次いで図13、図23のように、このＳｉ3 Ｎ
4 膜をエッチバックし、ＳｉＯ2 膜102 周辺にＳｉ3 Ｎ
4 を主体とする膜108 を選択的に被着させる。これによ
って、ＳｉＯ2 膜102 の周辺においてポリシリコンゲー
ト形成時に被着するポリシリコンが残存することにより
ワード線間が短絡することを防止できる（図４参照）と
共に、ゲート活性領域90を画定することができる。
4 膜をエッチバックし、ＳｉＯ2 膜102 周辺にＳｉ3 Ｎ
4 を主体とする膜108 を選択的に被着させる。これによ
って、ＳｉＯ2 膜102 の周辺においてポリシリコンゲー
ト形成時に被着するポリシリコンが残存することにより
ワード線間が短絡することを防止できる（図４参照）と
共に、ゲート活性領域90を画定することができる。
【００５４】次いで、図14、図24のように、ゲート活性
領域90にあるＳｉＯ2 膜をエッチングで除去してから、
熱酸化法によってゲート酸化膜17を成長させ、この上に
ＣＶＤで成長させたポリシリコンをエッチングでパター
ニングして各ポリシリコンゲート35を夫々形成する。
領域90にあるＳｉＯ2 膜をエッチングで除去してから、
熱酸化法によってゲート酸化膜17を成長させ、この上に
ＣＶＤで成長させたポリシリコンをエッチングでパター
ニングして各ポリシリコンゲート35を夫々形成する。
【００５５】次いで、ポリシリコンゲート35をマスクと
してＮ型不純物イオン（例えばＡｓ）を打込み、基板１
内にＮ+ 型拡散領域22、23、33をセルフアライン（自己
整合的）に夫々形成する。そして、全面にＣＶＤで堆積
したＳｉＯ2 膜53にコンタクトホールを形成し、更にビ
ット線材料を被着し、パターニングしてビット線41を形
成する（図１、図２参照）。
してＮ型不純物イオン（例えばＡｓ）を打込み、基板１
内にＮ+ 型拡散領域22、23、33をセルフアライン（自己
整合的）に夫々形成する。そして、全面にＣＶＤで堆積
したＳｉＯ2 膜53にコンタクトホールを形成し、更にビ
ット線材料を被着し、パターニングしてビット線41を形
成する（図１、図２参照）。
【００５６】以上に述べた製造方法によれば、基板１に
凹部100 とこの凹部の一部に及ぶ溝20とを連設し、これ
らにポリシリコンフィールドプレート103 を埋め込んで
同ポリシリコンを酸化して酸化膜102 としているので、
酸化膜102 は凹部100 の周壁100 ａに規制され、横方向
にはみ出すことはなく、上方のみに成長することにな
る。従って、フィールドプレート103 を所定位置に形成
できると同時に、ゲート活性領域90を確保することがで
きる。
凹部100 とこの凹部の一部に及ぶ溝20とを連設し、これ
らにポリシリコンフィールドプレート103 を埋め込んで
同ポリシリコンを酸化して酸化膜102 としているので、
酸化膜102 は凹部100 の周壁100 ａに規制され、横方向
にはみ出すことはなく、上方のみに成長することにな
る。従って、フィールドプレート103 を所定位置に形成
できると同時に、ゲート活性領域90を確保することがで
きる。
【００５７】従って、上記の埋め込まれたポリシリコン
103 は酸化後も十分な断面積を有したものとなるため、
断線は生じることがなく、また酸化膜102 −ゲート活性
領域90間の段差も小さくでき、表面の平坦化が可能とな
る。
103 は酸化後も十分な断面積を有したものとなるため、
断線は生じることがなく、また酸化膜102 −ゲート活性
領域90間の段差も小さくでき、表面の平坦化が可能とな
る。
【００５８】図25〜図30は、本発明の第２の実施例によ
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
【００５９】このＲＡＭのメモリセルは、いわゆるＳＴ
Ｔ（スタック・イン・トレンチ）型と称され、図25に示
すように、トレンチ状の溝20の壁面にはその上部を残し
て絶縁膜（ＳｉＯ2 膜）124 を全周に厚さ1000Å程度に
形成し、この絶縁膜のない上部にトランスファーゲート
Ｔｒ1 、Ｔｒ1 ′のソース領域23、33に連設してＮ+型
拡散領域123 を形成している。
Ｔ（スタック・イン・トレンチ）型と称され、図25に示
すように、トレンチ状の溝20の壁面にはその上部を残し
て絶縁膜（ＳｉＯ2 膜）124 を全周に厚さ1000Å程度に
形成し、この絶縁膜のない上部にトランスファーゲート
Ｔｒ1 、Ｔｒ1 ′のソース領域23、33に連設してＮ+型
拡散領域123 を形成している。
【００６０】そして、Ｎ+ 拡散領域123 は絶縁膜124 の
壁面上に被着されたキャパシタ用Ｎ+ 型ポリシリコン電
極133 に接続されている。この場合、拡散領域123 は、
ポリシリコン電極133 から不純物のオートドーピングに
よって形成されたものである。
壁面上に被着されたキャパシタ用Ｎ+ 型ポリシリコン電
極133 に接続されている。この場合、拡散領域123 は、
ポリシリコン電極133 から不純物のオートドーピングに
よって形成されたものである。
【００６１】キャパシタＣ1 、Ｃ1 ′は、Ｎ+ 型ポリシ
リコン電極133 −ＳｉＯ2 膜135 −Ｎ+ 型ポリシリコン
電極143 によって構成されている。その他の構成は図１
のものと同様である。図中の142 はポリシリコンの酸化
物層である。
リコン電極133 −ＳｉＯ2 膜135 −Ｎ+ 型ポリシリコン
電極143 によって構成されている。その他の構成は図１
のものと同様である。図中の142 はポリシリコンの酸化
物層である。
【００６２】こうしたＳＴＴ型セルの特徴を図26〜図30
に示す製造方法について説明する。
に示す製造方法について説明する。
【００６３】図26のように、基板１に凹部100 とこれに
連続した溝20を形成する。そして壁面上に厚さ1000Å程
度のＳｉＯ2 膜124 をＣＶＤ又は熱酸化法で形成する。
連続した溝20を形成する。そして壁面上に厚さ1000Å程
度のＳｉＯ2 膜124 をＣＶＤ又は熱酸化法で形成する。
【００６４】次いで図27のように、フォトレジスト153
を全面に塗布して溝20及び凹部100内を充たしてから、
これをエッチバックして溝20及び凹部100 内に所定の深
さレベルに残す。そして、このフォトレジスト153 をマ
スクにしてＳｉＯ2 膜124 をエッチングし、サイドコン
タクト用の欠除部124 ａを形成する。
を全面に塗布して溝20及び凹部100内を充たしてから、
これをエッチバックして溝20及び凹部100 内に所定の深
さレベルに残す。そして、このフォトレジスト153 をマ
スクにしてＳｉＯ2 膜124 をエッチングし、サイドコン
タクト用の欠除部124 ａを形成する。
【００６５】次いで図28のように、ＣＶＤによって全面
にストレージのポリシリコン層133を厚さ500 Å程度に
一点鎖線の如くに堆積させる。そして、アニールを施す
ことによって、サイドコンタクト部においてポリシリコ
ン膜143 からシリコン表面域にＮ型不純物をオートドー
ピングし、Ｎ+ 型不純物拡散領域123 を形成する。
にストレージのポリシリコン層133を厚さ500 Å程度に
一点鎖線の如くに堆積させる。そして、アニールを施す
ことによって、サイドコンタクト部においてポリシリコ
ン膜143 からシリコン表面域にＮ型不純物をオートドー
ピングし、Ｎ+ 型不純物拡散領域123 を形成する。
【００６６】次いで図28に実線で示すように、ポリシリ
コン膜133 をＲＩＥドライエッチングによってエッチバ
ックし、一点鎖線で示す部分を除去してストレージノー
ドとして残す。
コン膜133 をＲＩＥドライエッチングによってエッチバ
ックし、一点鎖線で示す部分を除去してストレージノー
ドとして残す。
【００６７】次いで図29のように、ＣＶＤによって全面
に（溝20内も含めて）一様にＳｉＯ2 膜135 を成長させ
る。
に（溝20内も含めて）一様にＳｉＯ2 膜135 を成長させ
る。
【００６８】次いで図30のように、ＣＶＤによって溝20
及び凹部100 を含む全面にポリシリコン層143 を堆積さ
せた後、一点鎖線で示す部分を溝20の上部位置まで上述
したと同様にＲＩＥドライエッチングでエッチバックす
る。
及び凹部100 を含む全面にポリシリコン層143 を堆積さ
せた後、一点鎖線で示す部分を溝20の上部位置まで上述
したと同様にＲＩＥドライエッチングでエッチバックす
る。
【００６９】そして、図25のように、熱酸化技術によっ
てポリシリコン層143 の表面を酸化し、そこにＳｉＯ2
層142 を成長させる。この後の工程は上述したものと同
様なので、説明を省略する。
てポリシリコン層143 の表面を酸化し、そこにＳｉＯ2
層142 を成長させる。この後の工程は上述したものと同
様なので、説明を省略する。
【００７０】この例のように、ＳＴＴ型セルであって
も、溝20に連設して設けた凹部100 によって、ポリシリ
コン層143 の酸化物142 は横方向へはみ出すことはない
から、所定のゲート活性領域90を常に設計通りに形成で
きる。また、その他、フィールドプレートの断線防止、
表面平坦化の効果も上述の実施例と同様に得ることがで
きる。
も、溝20に連設して設けた凹部100 によって、ポリシリ
コン層143 の酸化物142 は横方向へはみ出すことはない
から、所定のゲート活性領域90を常に設計通りに形成で
きる。また、その他、フィールドプレートの断線防止、
表面平坦化の効果も上述の実施例と同様に得ることがで
きる。
【００７１】以上、本発明を実施例について説明した
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
【００７２】例えば、上述した凹部100 の範囲、パター
ン等は種々変更してよいし、その形成方法も上述したも
のに限定されない。溝20は凹部100 内に完全に包含され
ていてもよい。
ン等は種々変更してよいし、その形成方法も上述したも
のに限定されない。溝20は凹部100 内に完全に包含され
ていてもよい。
【００７３】また、上述のフィールドプレートの材質も
ポリシリコン以外の導電性材料も使用できる。
ポリシリコン以外の導電性材料も使用できる。
【００７４】上述の例では、フィールドプレート下にナ
イトライドを配して素子間分離を行ったが、ＬＯＣＯＳ
構造と同じ様にＳｉＯ2 膜のみを用いてもよい。
イトライドを配して素子間分離を行ったが、ＬＯＣＯＳ
構造と同じ様にＳｉＯ2 膜のみを用いてもよい。
【００７５】上述した各領域についても形状、材質等は
様々に変更してよいし、半導体領域の導電型も逆にして
もよい。
様々に変更してよいし、半導体領域の導電型も逆にして
もよい。
【００７６】本発明は高集積度のダイナミックＲＡＭを
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
【００７７】
【発明の作用効果】本発明は上述したように、第１、第
２の凹部に導電体を埋め込み、その上部に絶縁膜を形成
し、この絶縁膜の底面を第１の凹部内に形成しているの
で、この絶縁膜形成時に絶縁膜が横方向へはみ出すのを
防止できる。この結果、次工程でサイドウォール技術に
よりＳｉ3 Ｎ4 等を設計通りに形成できるから、素子活
性領域を設計通りに確保することができる。
２の凹部に導電体を埋め込み、その上部に絶縁膜を形成
し、この絶縁膜の底面を第１の凹部内に形成しているの
で、この絶縁膜形成時に絶縁膜が横方向へはみ出すのを
防止できる。この結果、次工程でサイドウォール技術に
よりＳｉ3 Ｎ4 等を設計通りに形成できるから、素子活
性領域を設計通りに確保することができる。
【００７８】また、上記導電体は第１、第２の凹部内に
埋め込んでいるため、エッチングでパターニングせずに
エッチバックで残すようにでき、その上部を絶縁物化し
ても、導電体は十分な断面積で連結されることになり、
従って断線を起すことはない。
埋め込んでいるため、エッチングでパターニングせずに
エッチバックで残すようにでき、その上部を絶縁物化し
ても、導電体は十分な断面積で連結されることになり、
従って断線を起すことはない。
【００７９】しかも、上記絶縁膜と素子活性領域との間
には、それ程の段差がつかないので、従来構造に比べて
表面が平坦化し、配線等を形成し易く、その段切れの問
題も防止することができる。
には、それ程の段差がつかないので、従来構造に比べて
表面が平坦化し、配線等を形成し易く、その段切れの問
題も防止することができる。
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリセルの要部断面図（図４のＡ−Ａ線断面図）
である。
Ｍのメモリセルの要部断面図（図４のＡ−Ａ線断面図）
である。
【図２】同メモリセル部の他の断面図（図４のＢ−Ｂ線
断面図）である。
断面図）である。
【図３】図２の一部を示す断面図である。
【図４】同メモリセル部の平面図である。
【図５】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図６】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図７】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図８】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図９】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図10】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図11】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図12】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図13】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図14】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図15】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図16】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図17】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図18】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図19】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図20】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図21】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図22】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図23】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図24】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図25】本発明の第２の実施例によるダイナミックＲＡ
Ｍのメモリセルの要部断面図である。
Ｍのメモリセルの要部断面図である。
【図26】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図27】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図28】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図29】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図30】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図31】従来例によるダイナミックＲＡＭのメモリセル
の要部断面図である。
の要部断面図である。
【図32】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図33】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図34】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図35】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図36】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図37】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図38】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図39】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
１ 基板（Ｐ- 型ウェル） 17 ゲート酸化膜 20 トレンチ状の溝 22、23、33、34 Ｎ+ 型拡散領域 25、50 ＳｉＯ2 膜 35 ポリシリコンゲート電極（ワード線） 41 ビット線 51 ナイトライド膜 90 ゲート活性領域 100 凹部 100 ａ 周壁 102 ＳｉＯ2 層 103 ポリシリコンフィールドプレート 108 Ｓｉ3 Ｎ4 層（サイドウォール） 110 空乏層 111 ＰＮ接合 Ｔｒ1 、Ｔｒ1 ′ トランスファゲート Ｃ1 、Ｃ1 ′ キャパシタ Ｗ チャネル幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ (72)発明者 丹生谷 貴行 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 尾形 喜広 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 朴 勝司 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 宮井 羊一 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内
Claims (2)
- 【請求項１】半導体基体表面に形成された第１の凹部
と、 前記第１の凹部に連設して前記第１の凹部よりも深く形
成された第２の凹部と、 前記第１、第２の凹部内に埋設された導電体と、 前記導電体上に形成された絶縁膜とを有し、前記絶縁膜
と前記導電体との境界面が前記第１の凹部の内部に形成
されている半導体装置。 - 【請求項２】半導体基体表面に第１の凹部を形成する工
程と、 前記第１の凹部に連設して前記第１の凹部よりも深い第
２の凹部を形成する工程と、 前記第１、第２の凹部内に、前記半導体基体表面側の最
外面より下方レベルに導電体を埋設する工程と、 前記導電体上に絶縁膜を形成する工程とを有する半導体
装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|
| JP3163912A JPH06163851A (ja) | 1991-06-07 | 1991-06-07 | 半導体装置及びその製造方法 |
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Family
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-
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1995
- 1995-04-20 US US08/425,281 patent/US5635740A/en not_active Expired - Lifetime
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|---|---|
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |