JPH0228968A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0228968A JPH0228968A JP63178243A JP17824388A JPH0228968A JP H0228968 A JPH0228968 A JP H0228968A JP 63178243 A JP63178243 A JP 63178243A JP 17824388 A JP17824388 A JP 17824388A JP H0228968 A JPH0228968 A JP H0228968A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要］
半導体記憶装置及びその製造方法、特にトレンチ型ＤＲ
ＡＭ （ダイナミック・ランダム・アクセス・メモリ）
とその製造方法に関し、 ＤＲＡＭの製造方法において、コンデンサを構成する電
極の大面積化を可能にする方法及び装置を提供すること
を目的とし、 トレンチ型ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の製造において、半導体基板に形成した第
１の酸化膜を開孔し該基板に断面Ｕ字型のトレンチを形
成する工程、トレンチを含む該基板全面に第２の酸化膜
を成長する工程、異方性エツチングによって、基板の平
坦部には第１の酸化膜を、またトレンチ側壁には第２の
酸化膜の一部を残す工程、エピタキシャル成長により前
記第２の酸化膜の一部の間の露出した半導体基板上にシ
リコン層を成長する工程、エツチングにより残った酸化
膜を除去し、次いでトレンチを含む基板表面上に酸化膜
を形成する工程、および前記酸化膜上にキャパシタ対向
電極を形成する工程を含むことを特徴とする半導体記憶
装置及びその製造方法を含み構成する。
ＡＭ （ダイナミック・ランダム・アクセス・メモリ）
とその製造方法に関し、 ＤＲＡＭの製造方法において、コンデンサを構成する電
極の大面積化を可能にする方法及び装置を提供すること
を目的とし、 トレンチ型ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の製造において、半導体基板に形成した第
１の酸化膜を開孔し該基板に断面Ｕ字型のトレンチを形
成する工程、トレンチを含む該基板全面に第２の酸化膜
を成長する工程、異方性エツチングによって、基板の平
坦部には第１の酸化膜を、またトレンチ側壁には第２の
酸化膜の一部を残す工程、エピタキシャル成長により前
記第２の酸化膜の一部の間の露出した半導体基板上にシ
リコン層を成長する工程、エツチングにより残った酸化
膜を除去し、次いでトレンチを含む基板表面上に酸化膜
を形成する工程、および前記酸化膜上にキャパシタ対向
電極を形成する工程を含むことを特徴とする半導体記憶
装置及びその製造方法を含み構成する。
本発明は半導体記憶装置およびその製造方法、特に・ト
レンチ型ＤＲＡＭ （ダイナミック・ランダム・アクセ
ス・メモリ）とその製造方法に関する。
レンチ型ＤＲＡＭ （ダイナミック・ランダム・アクセ
ス・メモリ）とその製造方法に関する。
集積回路の高集積化に伴い、ＤＲＡＭにおいては、コン
デンサの容量を確保するために、従来のプレーナ型（平
面型）からトレンチ型（溝形）またはスタックド型（積
層型）へと変ってきている。本発明はトレンチ型ＤＲＡ
Ｍにおける容量の増大を意図するものである。
デンサの容量を確保するために、従来のプレーナ型（平
面型）からトレンチ型（溝形）またはスタックド型（積
層型）へと変ってきている。本発明はトレンチ型ＤＲＡ
Ｍにおける容量の増大を意図するものである。
平面型ＤＲＡＭは第３図の断面図に示され、それはｐ型
のシリコン基板３１にｎ ＭＯＳＦＥＴ３２とキャパシ
タ３３とをほり同一面に併置して成るものであり、図中
、３４はワード線、３５はビット線、３６はセルプレー
ト、３７は第２多結晶シリコン（Ｓｉ）、３８はＡｌ配
線、３９はフィールド酸化膜（ＳｉＯ□膜）、４０はキ
ャパシタ電極、４１は絶縁膜、４２は層間絶縁膜を示す
。
のシリコン基板３１にｎ ＭＯＳＦＥＴ３２とキャパシ
タ３３とをほり同一面に併置して成るものであり、図中
、３４はワード線、３５はビット線、３６はセルプレー
ト、３７は第２多結晶シリコン（Ｓｉ）、３８はＡｌ配
線、３９はフィールド酸化膜（ＳｉＯ□膜）、４０はキ
ャパシタ電極、４１は絶縁膜、４２は層間絶縁膜を示す
。
現在、ＩＭビットＤＲＡＭのＭＯＳキャパシタ絶縁膜の
膜厚は十数ｎｌ１１程度の薄いＳｉ０ｇ膜が用いられて
いるが、絶縁膜の薄膜化にも限度があり、キャパシタ面
積の実効的な拡大が試みられている。
膜厚は十数ｎｌ１１程度の薄いＳｉ０ｇ膜が用いられて
いるが、絶縁膜の薄膜化にも限度があり、キャパシタ面
積の実効的な拡大が試みられている。
第４図の断面図に示されるトレンチ型ＤＲＡＭは、シリ
コン基板３１に堀ったトレンチ４３内に多結晶シリコン
４４の電極を設けたものである。キャパシタ面積を単純
に平面的に拡大することはセル寸法の縮小化に反するの
で、三次元的にキャパシタ面積を拡大したものである。
コン基板３１に堀ったトレンチ４３内に多結晶シリコン
４４の電極を設けたものである。キャパシタ面積を単純
に平面的に拡大することはセル寸法の縮小化に反するの
で、三次元的にキャパシタ面積を拡大したものである。
なお図中、４５と４６は多結晶シリコン膜、４７はＡｌ
配線、４８はｎウェル、４９はｐ＋拡散層、５０はｎ３
拡散層である。
配線、４８はｎウェル、４９はｐ＋拡散層、５０はｎ３
拡散層である。
積層型ＤＲＡＭは第５図の断面図に示され、それは基板
面上方にキャパシタを三次元化したものである。図中、
５１．５２．５３はそれぞれ１層目、２Ｎ目、３層目の
多結晶シリコンを示し、２層目と３層目の多結晶シリコ
ンで絶縁物５４をはさんでキャパシタを構成する。
面上方にキャパシタを三次元化したものである。図中、
５１．５２．５３はそれぞれ１層目、２Ｎ目、３層目の
多結晶シリコンを示し、２層目と３層目の多結晶シリコ
ンで絶縁物５４をはさんでキャパシタを構成する。
ＤＲＡＭにおけるコンデンサの容量を増大するためには
、（１）絶縁膜の薄膜化、（２）電極の大面積化が有効
であることは知られている。
、（１）絶縁膜の薄膜化、（２）電極の大面積化が有効
であることは知られている。
そこで本発明は、ＤＲＡＭの製造において、コンデンサ
を構成する電極の大面積化を可能にする方法及び装置を
提供することを目的とする。
を構成する電極の大面積化を可能にする方法及び装置を
提供することを目的とする。
上記課題は、トレンチ型ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）の製造において、半導体基板
に形成した第１の酸化膜を開孔し該基板に断面Ｕ字型の
トレンチを形成する工程、トレンチを含む該基板全面に
第２の酸化膜を成長する工程、異方性エツチングによっ
て、基板の平坦部には第１の酸化膜を、またトレンチ側
壁には第２の酸化膜の一部を残す工程、エピタキシャル
成長により前記第２の酸化膜の一部の間の露出した半導
体基板上にシリコン層を成長する工程、エツチングによ
り残った酸化膜を除去し、次いでトレンチを含む基板表
面上に酸化膜を形成する工程、および前記酸化膜上にキ
ャパシタ対向電極を形成する工程を含むことを特徴とす
る半導体記憶装置及びその製造方法によって解決される
。
セス・メモリ（ＤＲＡＭ）の製造において、半導体基板
に形成した第１の酸化膜を開孔し該基板に断面Ｕ字型の
トレンチを形成する工程、トレンチを含む該基板全面に
第２の酸化膜を成長する工程、異方性エツチングによっ
て、基板の平坦部には第１の酸化膜を、またトレンチ側
壁には第２の酸化膜の一部を残す工程、エピタキシャル
成長により前記第２の酸化膜の一部の間の露出した半導
体基板上にシリコン層を成長する工程、エツチングによ
り残った酸化膜を除去し、次いでトレンチを含む基板表
面上に酸化膜を形成する工程、および前記酸化膜上にキ
ャパシタ対向電極を形成する工程を含むことを特徴とす
る半導体記憶装置及びその製造方法によって解決される
。
すなわち本発明は、トレンチ型ＤＲＡＭにおいて、従来
は断面Ｕ字型のトレンチ（溝）を形成しそのトレンチ表
面に沿って電極を形成してきたのに対し、当該トレンチ
を２つの断面Ｕ字型トレンチが形成された構成とし、そ
れによってトレンチの表面積を増大し、トレンチの表面
上に形成される電極の面積を増大し、ＤＲＡＭのコンデ
ンサの容量を増大するものである。
は断面Ｕ字型のトレンチ（溝）を形成しそのトレンチ表
面に沿って電極を形成してきたのに対し、当該トレンチ
を２つの断面Ｕ字型トレンチが形成された構成とし、そ
れによってトレンチの表面積を増大し、トレンチの表面
上に形成される電極の面積を増大し、ＤＲＡＭのコンデ
ンサの容量を増大するものである。
以下、本発明を図示の実施例により具体的に説明する。
第２図は本発明の方法を実施する工程を示す断面図であ
る。
る。
第２図（ａ）参照：
例えばｐ型の半導体基板（シリコン基板）１１上に酸化
膜（ＳｉＯ□膜）１２を例えば熱酸化法で５０００〜−
１ｏｏｏｏ人の膜厚に形成し、それを図示の如く通常の
りソグラフィ技術でパターニングし、エツチングによっ
て断面Ｕ字型のトレンチ１３を形成する。
膜（ＳｉＯ□膜）１２を例えば熱酸化法で５０００〜−
１ｏｏｏｏ人の膜厚に形成し、それを図示の如く通常の
りソグラフィ技術でパターニングし、エツチングによっ
て断面Ｕ字型のトレンチ１３を形成する。
第２図（ｂ）参照：
５ｉ０２を化学気相成長（ＣＶＤ）法テコ０００〜５０
００人の厚さに堆積しＳｉＯ□膜１４膜形４すると、平
坦部にはＳｉｎｇ膜１２とＳｉＯ□膜１４膜形４酸化膜
が作られる。
００人の厚さに堆積しＳｉＯ□膜１４膜形４すると、平
坦部にはＳｉｎｇ膜１２とＳｉＯ□膜１４膜形４酸化膜
が作られる。
第２図（Ｃ）参照：
異方性エツチング例えば反応性イオンエツチング（ＲＩ
Ｅ）で平坦部のＳｉＯ□膜１４膜形４なるまでエツチン
グすると、基板の表面の平坦部にはＳｉｎｇ膜１２のみ
が残り、トレンチ１３内ではトレンチの側壁にＳｉＯ□
膜１４ａが残る。
Ｅ）で平坦部のＳｉＯ□膜１４膜形４なるまでエツチン
グすると、基板の表面の平坦部にはＳｉｎｇ膜１２のみ
が残り、トレンチ１３内ではトレンチの側壁にＳｉＯ□
膜１４ａが残る。
第２図（ｄ）参照：
選択エピタキシャル法を用いて露出したシリコン基板面
にのみシリコン層１５を成長する。図示の例では、シリ
コン層１５はトレンチの深さより小であるが、それをト
レンチの深さよりも大にまたは等しく成長してもよい。
にのみシリコン層１５を成長する。図示の例では、シリ
コン層１５はトレンチの深さより小であるが、それをト
レンチの深さよりも大にまたは等しく成長してもよい。
第２図（ｅ）参照：
ＳｉＯ□膜１２、ＳｉＯ□膜１４ａを例えばフッ酸系の
エッチャントを用いるウェットエツチングで除去し、し
かる後にＣＶＤ法または熱酸化によって全面にＳｉＯ□
１６を約１００人の厚さに成長してキャパシタの絶縁膜
となる５ｉ０２膜１６を形成する。
エッチャントを用いるウェットエツチングで除去し、し
かる後にＣＶＤ法または熱酸化によって全面にＳｉＯ□
１６を約１００人の厚さに成長してキャパシタの絶縁膜
となる５ｉ０２膜１６を形成する。
第２図げ）参照：
例えば多結晶シリコンを３０００人の厚さに被着してキ
ャパシタ対向電極１７を形成する。
ャパシタ対向電極１７を形成する。
上記した方法で形成したトレンチを具備したＤＩ？ＡＭ
は第１図に示され、同図（ａ）の断面図において、１１
ａとｌｌｂとは不純物拡散層、１８はワード・ライン、
１９はキャパシタの対向電極１７とワード・ライン１８
のための絶縁膜となる５ｉ０２膜、２０は層間絶縁膜と
なるリン・シリケートガラス（ＰＳＧ）、２１はビット
・ライン、２２はトレンチ形成前に選択酸化（ＬＯＧＯ
Ｓ）法で形成しておいた素子分離用のフィールド酸化膜
を、また同図（ｂ）の平面図において、２２ａはＬＯＧ
ＯＳ法により酸化するとき耐酸化性膜でマスクされた部
分、１２ａはトレンチ形成用の５ｉＯｚ膜開孔部分、２
３はビット・ライン・コンタクトホールをそれぞれ示す
。
は第１図に示され、同図（ａ）の断面図において、１１
ａとｌｌｂとは不純物拡散層、１８はワード・ライン、
１９はキャパシタの対向電極１７とワード・ライン１８
のための絶縁膜となる５ｉ０２膜、２０は層間絶縁膜と
なるリン・シリケートガラス（ＰＳＧ）、２１はビット
・ライン、２２はトレンチ形成前に選択酸化（ＬＯＧＯ
Ｓ）法で形成しておいた素子分離用のフィールド酸化膜
を、また同図（ｂ）の平面図において、２２ａはＬＯＧ
ＯＳ法により酸化するとき耐酸化性膜でマスクされた部
分、１２ａはトレンチ形成用の５ｉＯｚ膜開孔部分、２
３はビット・ライン・コンタクトホールをそれぞれ示す
。
以上のように本発明によれば、キャパシタ容量が従来例
に比べかなり増大し、ＳｉＯ□膜１６膜薄６ほど、また
シリコン層１５が高いほどキャパシタ容量を大にする効
果がある。
に比べかなり増大し、ＳｉＯ□膜１６膜薄６ほど、また
シリコン層１５が高いほどキャパシタ容量を大にする効
果がある。
第１図は本発明実施例の図で、その（ａ）は断面図、（
ｂ）は平面図、 第２図（ａ）〜げ）は本発明方法工程断面図、第３図は
平面型ＤＲＡ台断面断面 図４図はトレンチ型ＤＲＡＭ断面図、 第５図は積層型ＤＲＡＭ断面図である。 図中、 １１はシリコン基板、 １１ａとｌｌｂは不純物拡散層、 １２はＳｉＯ□膜、 １３はトレンチ、 １４と１４ａは５ｉＯｚ膜、 １５はシリコン層、 １６は５ｉＯｚ膜、 １７はキャパシタ対向電極、 １日はワード・ライン、 １９は５ｉｎ２膜、 ２０はＰＳＧ膜、 ２１はビット・ライン、 ２２はフィールド酸化膜、 ２２ａは耐酸化性膜でマスクされた部分、２３はビット
・ライン・コンタクトホールを示す。
ｂ）は平面図、 第２図（ａ）〜げ）は本発明方法工程断面図、第３図は
平面型ＤＲＡ台断面断面 図４図はトレンチ型ＤＲＡＭ断面図、 第５図は積層型ＤＲＡＭ断面図である。 図中、 １１はシリコン基板、 １１ａとｌｌｂは不純物拡散層、 １２はＳｉＯ□膜、 １３はトレンチ、 １４と１４ａは５ｉＯｚ膜、 １５はシリコン層、 １６は５ｉＯｚ膜、 １７はキャパシタ対向電極、 １日はワード・ライン、 １９は５ｉｎ２膜、 ２０はＰＳＧ膜、 ２１はビット・ライン、 ２２はフィールド酸化膜、 ２２ａは耐酸化性膜でマスクされた部分、２３はビット
・ライン・コンタクトホールを示す。
Claims (2)
- （１）トレンチ型ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の製造において、 半導体基板（１１）に形成した第１の酸化膜（１２）を
開孔し該基板に断面Ｕ字型のトレンチ（１３）を形成す
る工程、 トレンチを含む該基板全面に第２の酸化膜（１４）を成
長する工程、 異方性エッチングによって、基板の平坦部には第１の酸
化膜（１２）を、またトレンチ側壁には第２の酸化膜の
一部（１４ａ）を残す工程、 エピタキシャル成長により前記第２の酸化膜の一部（１
４ａ）の間の露出した半導体基板上にシリコン層（１５
）を成長する工程、 エッチングにより残った酸化膜（１２、１４ａ）を除去
し、次いでトレンチを含む基板表面上に酸化膜（１６）
を形成する工程、および 前記酸化膜（１６）上にキャパシタ対向電極（１７）を
形成する工程を含むことを特徴とする半導体記憶装置の
製造方法。 - （２）トレンチ型ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）において、 そのキャパシタは、半導体基板（１１）に形成された断
面Ｕ字型のトレンチ（１３）の内部のそれぞれ断面Ｕ字
型の複数のトレンチ（１３ａ）に埋め込められたキャパ
シタ対向電極（１７）を含んでなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178243A JPH0228968A (ja) | 1988-07-19 | 1988-07-19 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178243A JPH0228968A (ja) | 1988-07-19 | 1988-07-19 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228968A true JPH0228968A (ja) | 1990-01-31 |
Family
ID=16045096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178243A Pending JPH0228968A (ja) | 1988-07-19 | 1988-07-19 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234158A (ja) * | 1990-12-04 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | トレンチ・キャパシタ及びその製造方法 |
| US5317177A (en) * | 1991-06-07 | 1994-05-31 | Texas Instruments Incorporated | Semiconductor device and method of manufacturing the same |
| EP0720220A1 (en) * | 1994-12-29 | 1996-07-03 | Siemens Aktiengesellschaft | Dram-trench fill employing selective epitaxy |
| JP2013030562A (ja) * | 2011-07-27 | 2013-02-07 | Rohm Co Ltd | 半導体装置 |
-
1988
- 1988-07-19 JP JP63178243A patent/JPH0228968A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234158A (ja) * | 1990-12-04 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | トレンチ・キャパシタ及びその製造方法 |
| US5317177A (en) * | 1991-06-07 | 1994-05-31 | Texas Instruments Incorporated | Semiconductor device and method of manufacturing the same |
| US5470778A (en) * | 1991-06-07 | 1995-11-28 | Texas Instruments Incorporated | Method of manufacturing a semiconductor device |
| US5635740A (en) * | 1991-06-07 | 1997-06-03 | Texas Instruments Incorporated | Semiconductor device and method of manufacturing the same |
| EP0720220A1 (en) * | 1994-12-29 | 1996-07-03 | Siemens Aktiengesellschaft | Dram-trench fill employing selective epitaxy |
| JP2013030562A (ja) * | 2011-07-27 | 2013-02-07 | Rohm Co Ltd | 半導体装置 |
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