JPH01265556A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPH01265556A
JPH01265556A JP63093827A JP9382788A JPH01265556A JP H01265556 A JPH01265556 A JP H01265556A JP 63093827 A JP63093827 A JP 63093827A JP 9382788 A JP9382788 A JP 9382788A JP H01265556 A JPH01265556 A JP H01265556A
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JP
Japan
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film
electrode
insulating film
conductor
interlayer
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JP63093827A
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English (en)
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Masataka Kase
正隆 加勢
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置、特に高集積、高性能のダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）セルの構造に関し、 メモリセルの蓄積電極面積を同一平面内に積層して増加
させ、蓄積容量を増加させることを目的とし、 その第１の装置をフィールド！！！縁膜によって画定さ
れた領域内に形成された一対の不純物拡散領域とゲート
電極とを有する転送トランジスタと蓄積容量とを具備す
るダイナミックメモリセルを備え、 前記蓄積容量が、第１の絶縁膜に形成された開口部を介
して前記不純物拡散領域の一方に接続され、かつ端部が
前記ゲート電極及びフィールド絶縁膜上に直接延在する
第１の導電体膜と、前記第１の導電体膜上に選択的に位
置する層間膜を介して形成される第２の導電体膜とを導
電体膜を介して電気的に接続される蓄積電極と、 前記蓄積電極を包含する誘電体膜と、 前記誘電体膜を包含する対向電極とを具備することを含
み構成し、 第２の装置を前記第２の導電体膜と間［ＩＦＪとを上部
に複数設けられ、それぞれ第３の導電体膜により電気的
に接続される蓄積電極を有することを含み構成する。
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に関するものであり
、更に詳しく言えば高集積、高性能のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）セルの構造とその形成
方法に関するものである。
〔従来の技術〕
第６図は従来例に係るＤＲＡＭセルに係る説明図である
。
同図（ａ）はＤＲＡＭセルの電気回路図である。
図において、Ｔｏはデータ（電荷）を転送するＭＯＳ）
ランジスタ等により構成される転送トランジスタ、Ｃ６
は電荷を蓄積する蓄積電量、ＷＬ。
はワード線、ＢＬ、はビット線である。なお、６は蓄積
電極、７は誘電体膜、８は対向電極である。
同図（ｂ）はＤＲＡＭセル構造を示す断面図である。図
において、夏はＰ型エピタキシャル層等のＳｔ基板、２
は選択ロコス（ＬＯＣＯ３）法等により形成されるフィ
ールド酸化膜（ＳｉＯｘ膜）、３．４はＡ？イオン等を
拡散して形成される不純物拡散層であり、転送トランジ
スタのソース又はドレインである。５はワードＩ！Ｗ　
Ｌ　＋　、　Ｗ　Ｌ　ｚを絶縁するｔ！ｉＡ縁膜であり
、ＣＶＤ酸化膜（Ｓｉ（ｈ膜）等である。６はポリＳｉ
膜に不純物イオンをドープして形成される電極であり、
蓄積電＠Ｃ，を構成する蓄積電極である。７は、ＳｉＯ
□膜や５ｉＪｎ膜等の絶縁膜により形成される誘電体膜
である。８はポリ５ｉｌｌに不純物イオンをドープして
形成される電極であり、蓄積電量Ｃ０を構成する対向電
極である。９は対向電極８を絶縁する絶縁膜であり、Ｐ
ＳＧｌＩｇ！等である。
なお、ＷＬ、、ＷＬ、は、ポリＳｉ膜等により形成され
る転送トランジスタのゲート電極であり、ワード線であ
る。また、ＢＬ、は不純物をドープしたポリ５ＩＷＪ又
はポリサイド膜により形成されるビット線である。
［発明が解決しようとする３！！！題〕ところで従来例
によれば、半導体装置の集積崩の増加と半導体素子の微
細化とに従って、ＤＲＡＭのメモリセルの面積はますま
す縮小化される。
このため、蓄積電極面積に依存するメモリセルの蓄積電
ｗｅ、は集積化、微細化と共に減少を余儀なくされる。
従って、蓄積容量Ｃ０が減少したことによりα線入射に
よるソフトエラーが増大したり、ＤＲＡＭのメモリ特性
の信転度が低下するという課題がある。
本発明はかかる従来例の課題に鑑み創作されたものであ
りメモリセルの蓄積電極面積を同一平面内に立体的に増
加させて、蓄積容量を増加させることを可能とする半導
体装置とその製造方法の堤供を目的とする。
［課題を解決するための手段］ 本発明の半導体装置とその製造方法は、その一実施例を
第１〜５図に示すように、 第１の装置をフィールド絶縁膜１２によって画定された
領域内に形成された一対の不純物拡ｒＪｈ、　ｊＩ域１
３．１４とゲート電極ＷＬ、又はＷＬ、とを有する転送
トランジスタＴ、と蓄積容量ＣＩとを具備するダイナミ
ックメモリセルを備え、前記蓄積容量Ｃ１が、第１の絶
縁膜１５に形成された開口部１６を介して前記不純物拡
’１１　間層１３．１４の一方に接続され、かつ端部が
前記ゲート電極ＷＬ、又はＷＬａ及びフィールド絶縁膜
１２上に直接延在する第１の導電体膜１７と、前記第１
の導電体膜１７上に選択的に位置する層間１１１１８を
介して形成される第２のｙＬ電体膜１９とを導電体膜２
２を介して電気的に接続される蓄積電極２２ａと、 前記蓄積電極２２ａを包含する誘電体膜２３ａと、 前記誘電体膜（２３ａ）を包含する対向電極２４ａとを
具備することを特徴とし、 第２の装置をフィールド絶縁膜３２によって画定された
領域内に形成された一対の不純物拡散や葺成３３，３４
とゲート電極ＷＬ、又はＷＬ、とを有する転送トランジ
スタニオと蓄積容量Ｃ２とを具備するダイナミックセル
を備え、 前記蓄積容量Ｃ２が、第１の絶縁膜３５上に形成された
開口部を介して、前記不純物拡散領域３３．３４の一方
に接続され、かつ端部が前記ゲート電極ＷＬ、又はＷＬ
、及びフィールド絶縁膜３２上に間隔をもって延在する
第１の導電体膜３８と、前記第１の導電体膜３８上に選
択的に位置する間Ｍ膜３９を介して形成される第２の導
電体膜４０とを第３の導電体膜４４を介して電気的に接
続される蓄積電極４４ａと、 前記蓄積電極４４ａを包含する誘電体膜４５ａと、 前記誘電体膜４５ａを包含する対向電極４６ａとを具備
することを特徴とし、 第３の装置を、前記第２の導電体膜１９又は４０と間層
１Ｉ９３９とを上部に複数設けられ、それぞれ第３の導
電体膜２２又は４４により電気的に接続される蓄積電極
を有することを特徴とし、第１の製造方法を、フィール
ド絶縁膜１２で画定された一導電型の半導体基板１１と
の？＋１域に、一対の不純物拡散領域１３゜１４とゲー
ト電極ＷＬｊ、’ＷＬｊとを含む転送トランジスタＴ、
と、該転送トランジスタＴＩを絶縁する第１の絶縁膜１
５とを形成する工程と、 前記第１の絶縁膜１５を選択的に開口して、前記不純物
拡散領域１３．１４の一方を露出する開口部１６を形成
する工程と、 前記開口部１６より露出する第１の導電体膜１７と、間
層膜１８と、第２の導電体膜１９とを順次積層し、その
後パターン形成する工程と、前記間Ｊｌ’ｉｌｌ’２１
８を選択的に除去して第１，２の導電体膜１７．１９間
に開口部２１を設け、その後、熱処理をして第１．２の
導電体膜１７．１９の露出面に第２のｗＡ縁膜２０を形
成する工程と、前記間層膜１８を選択的に除去して、第
１．　２の導電体膜１７．１９を露出し、その後該第１
゜２の導電体膜１７．１９の露出部分に第３の導電体膜
２２を形成して蓄積電極２２ａとする工程と、前記第２
の絶縁膜２０を等方性エツチングにより除去し、その後
全面にＣＶＤ絶縁■々２３を形成して誘電体膜２３ａと
し、その後第４の導電体膜２４を成長し、パターン形成
して対向電極２４ａとする工程を有することを特徴とし
、 第１の製造方法を、フィールド絶縁膜１２で画定された
一導電型の半導体基板１１上の？■域に、一対の不純物
拡散領域１３．１４とゲート電極ＷＬ、、ＷＬ、とを含
む転送トランジスタＴ１と、該転送トランジスタＴＩを
絶縁する第１の絶縁膜１５とを形成する工程と、 前記第１の絶縁ＷＪ１５を選択的に開口して、前記不純
物拡散領域１３．１４の一方を露出する開口部１６を形
成する工程と、 前記開口部１６より露出する第１の導電体膜１７と、間
層膜１８と、第２の導電体膜１９とを順次積層し、その
後パターン形成する工程と、前記間層膜１８を選択的に
除去して第１．２の導電体膜１７．１９間に開口部２１
を設け、その後、熱処理をして第１．２の導電体膜１７
．１９の露出面に第２の絶縁膜２０を形成する工程と、
前記間層膜１８を選択的に除去して、第１．　２の導電
体膜１７．１９を露出し、その後該第１゜２の導電体膜
１７．１９の露出部分に第３の導電体ＩＰＩ２２を形成
して蓄積電極２２ａとする工程と、前記第２の絶縁膜２
０を等方性エツチングにより除去し、その後全面にＣＶ
Ｄ絶縁膜２３を形成して誘電体膜２３ａとし、その後第
４の導電体膜２４を成長し、パターン形成して対向電極
２４ａとする工程を有することを特徴とし、 第２の製造方法をフィールド絶縁膜３２で画定された一
導電型の半導体基板３１上の領域に、−対の不純物拡散
領域３３．３４と、ゲート電極ＷＬｓ　、ＷＬ＊とを含
む転送トランジスタＴ、と、該転送トランジスタＴ２を
１！！縁する第１の絶縁膜３５とを形成する工程と、 前記半導体基板３１の全面に第１の間層膜３６を形成す
る工程と、 前記第１の絶縁膜３５と、第１の間層１１１３６とを選
択的に開口して、前記不純物拡散領域３３゜３４の一方
を露出する開口部３７を形成する工程と、 前記開口部３７より露出する第１の導電体ｎ々３８と、
第２の間層膜３９と、第２の導電体膜４０とを順次積層
し、その後、パターン形成する工程と、 前記第１．２の間Ｉ？！膜３６．３９とを選択的に除去
して、第１の絶縁膜３５と第１の導電体膜３８との間に
開口部４１を形成し、第１．２の導電体膜３８．４０間
に開口部４２を設け、その後熱処理をして第１．２の導
電体膜３８．４０の露出面に第２の絶縁膜４３を形成す
る工程と、前記第１．２の間層膜３６．３９を選択的に
除去して、第１．２の導電体膜３８、４０を露出し、そ
の後、該第１．２の導電体膜３８．４０の露出部分に第
３の導電体膜４４を形成して、蓄積電極４４ａとする工
程と、 前記第２の絶縁膜４３を等方性エツチングにより除去し
、その後全面にＣＶＤ絶縁膜４５を形成して誘電体）Ｉ
Ｗ４５ａとし、その後第４の導電体膜４６を成長し、パ
ターン形成して対向電極４６ａとする工程を有すること
を特徴とし、 第３の製造方法を前記第２の導電体膜１９゜４０と第１
又は２の間層膜１８．３９とを積層し、それぞれ第３の
導電体膜４４により電気的に接続する工程を複数回繰り
返すことを特徴とし、上記目的を達成する。
〔作用〕
本発明の半導体記憶装置によれば、立体的に積み上げる
蓄積電極の上面、下面及び側面を包み込むように対向電
極が形成されているので、従来例に比べて単位平面積あ
たりの蓄積容量を増加することができる。
また、本発明の製造方法によれば、第１又は２の間層膜
と、第２の導電体膜とを二層に積層する工程をＮ回継続
することと、該Ｎ回継続した間層膜を選択的に除去する
こととその後の第３の導電体膜により電気的に、上部電
極と下部電極とを接続することにより断面樹枝構造の蓄
積電極を形成することが可能となる。
このため蓄積電極の形成領域の同一平面内に蓄積電極面
積を立体的に増加させることができる。
これにより、蓄積容量を増加させることが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
第１〜５図は本発明の実施例に係る半導体記憶装置及び
その製造方法を説明する図であり、第１図は本発明の第
１の実施例に係るＤＲＡＭセルの断面図を示している。
同図（ａ）は第１の実施例に係るＤＲＡＭセルの構造図
であり、図において、１１はｐ型エピタキシャル層等の
ｐ型Ｓｉ基板、１２は選択ＬＯＣＯ８法によりｐ型Ｓｔ
基板１１を酸化したフィールド絶縁膜、１３．１４は一
対のｎ゛不純物拡散層であり転送トランジスタＴ１のソ
ースやドレインである。ＷＬ！、ＷＬ４はポリＳｉ膜等
をパターン形成されたゲート電極であり、このゲート電
極を延在させたものがＤＲＡＭセルにおいてワード線と
なる。
なおソース１４には不図示のピント線が接続される。１
５はワード線ＷＬ３やＷＬａを絶縁する３４０ｇ膜であ
り、これ等により転送トランジスタＴ。
を構成する。
また、２２ａは導電体膜の、例えばｎ・型不純物を含有
するポリＳｉ膜により形成される蓄積電極であり、断面
樹枝構造を有している。２３ａは誘電体膜であり、蓄積
電極２２ａの表面のＣＶ　ＤＳｉＯ□膜等を形成するこ
とにより形成される。２４ａは対向電極であり、例えば
ｎ型不純物を含有するｎ゛ポリＳｉ膜の導電体膜により
形成される。この蓄積電極２２ａ、誘電体膜２３ａ及び
対向電極２４ａによりＷ積電景Ｃ１を形成する。
これ等により第１の実施例に係るＤＲＡＭセルを構成す
る。
同図（ｂ）は本発明の第１の実施例に係る別のＤＲＡＭ
セルの構造図であり、図において、蓄積電極２２ａは上
部に複数樹枝状に設けられている。
これにより蓄積電極２２ａを包み込む誘電体膜２３ａの
表面積は増加し、同図（ａ）のＤＲＡＭセルに比べて蓄
積電１ｃ、’を増加させることが可能となる。
第２図は、本発明の第２の実施例に係るＤＲＡＭセルの
断面図であり、同図（ａ）は第２の実施例に係るＤＲＡ
Ｍセルの構造図を示している。
図において、３１はｐ型Ｓ＋基板、３２はフィールド絶
縁膜、３３．３４は一対のｎ３不純物拡散層から成るソ
ース、ドレイン、ＷＬ、、ＷＬ、はゲート電極を延在す
るワード線、３５はワード線ＷＬ、、ＷＬ、を絶縁する
５ｔＯ１膜であり、これにより転送トランジスタＴ２を
構成する。
また、４４ａは蓄積電極、４５ａは誘電体膜、４６ａは
対向電極、３９は間層膜から成る蓄積電量Ｃ２であり、
これ等により第２の実施例に係るＤＲＡＭセルを構成す
る。
なお、第１の実施例に係るＤＲＡＭセルの蓄積電極がワ
ード線ＷＬ、、ＷＬ、を絶縁するＳｉＯ□膜上に設けら
れるのに対し、第２の実施例に係るＤＲＡＭセルの蓄積
電極を上部に間隔をもって設けている。これにより第１
の実施例に比べて第２の実施例では蓄積容量Ｃ２を増加
させることが可能となる。
同図（ｂ）は本発明の第２の実施例に係る別のＤＲＡＭ
セルの構造図である。
第１図（ｂ）の構造と同様に蓄積電極４４ａを上部に複
数樹枝状に設ける点で一致している。これにより同図筒
２の実施例に係るＤＲＡＭセルに比べて蓄積容量Ｃ、ｌ
を増加させることが可能となる。
第３図は、本発明の第１の実施例に係るＤＲＡＭセルの
形成工程図である。
図において、まずエピタキシャル層等のｐ型Ｓｉ基板１
１を選択ロコス（ＬＯＧＯ３）法等により熱酸化して、
該基板１１にフィールド酸化膜１２を形成する。
更に３４０ｇ膜（ゲート酸化膜）を介してポリ３４Ｍ等
によりゲート電極ＷＬ、、ＷＬ、を形成する。
なおゲート電極ＷＬ、、ＷＬ、はＤＲＡＭセルにおける
ワード線となる。
さらに所望の＾ｓ９イオン等の不純物イオンをｐ型Ｓｉ
基板１１に注入する。その後熱処理をし、ｎ９不純物拡
散ｆｉＷ域１３．１４を形成する。なおｎ４不純物拡散
領域１３．１４は転送トランジスタＴ１のソース、ドレ
インとなる。次いでゲート電１？ＪｒＷＬｍ　、ＷＬａ
を減圧ＣＶＤ法で形成した膜厚１０００λ程度のＳｉｎ
ｇ　（又は５ＩｓＮａ　）膜１５により絶縁する（同図
（ａ））。
次に、不図示のレジストをマスクにして、ＳｔＯ□膜１
５をＲＩＥ法等による異方性エツチングにより選択的に
除去し、ｎ°不純物拡散領域１４を露出する開口部１６
を形成する。なお開口部１６はドレインコンタクトホー
ルとなる。またエツチングガスにはＣＦ４１０ｘガスを
用いる（同図（ｂ））。
次いで、導電体膜として、例えばｎ型の不純物を含有す
るｎ°ポリＳｉ膜１７と選択エツチング可能な間層膜１
８及びｎ°ポリＳｉ膜１９とを順次ＣＶＤ法等により成
長し、積Ｎ膜を形成する。なお間層膜１８とｎ゛ポリＳ
ｉ膜１９とを二層に積層する工程は、所望によりＮ回継
続して行なう。また各ＩＩｌ厚はｎ１ポリＳｉ膜１７．
１９を２０００　ｒ人〕程度、選択エツチング可能な膜
１８を３０００　（入〕稈度とする。なお、選択エツチ
ング可能な間層膜１８にはＳｔＯ□膜、　Ｓｉ３Ｎｇ膜
及びタングステン（Ｗ）、モリブテン（Ｍ１）、チタン
（Ｔｉ）等の高融点金属を用いる。その後不図示のレジ
ストをマスクにして、ＲＩＥ法等により積層膜をパター
ニングする。
なお、選択エツチング可能な間層膜１８に５ｉＯ１膜を
用いるときはワード線ＷＬ！　、ＷＬ、を保護する絶縁
膜１５の最上層にはＳｉ、Ｎ、膜を用い同様に膜１８に
５ｔ３Ｎ、膜を用いるときには該絶縁膜１５の最上層に
はＳｒ６膜を用いる。これは間層膜１８を選択エツチン
グする場合のエツチング特性の差を利用するものである
。すなわち、ＳｉＯ□膜に対して、フッ酸（ＨＦ）の水
溶液によりエツチングをし、５ｉｓＮａ　Ｒに対しリン
酸の水溶液によりエツチングするためである（同図（Ｃ
））。
次に、所定のエツチング溶液により選択エツチングして
間層膜１８を除去し、ｎ０ポリＳｉ膜１７と１９との間
に開口部２１を形成する。その後、所定雰囲気中におい
て、ｎ０ポリＳｉ膜１７．１９を熱処理し酸化膜を形成
する。例えば間Ｍ膜１８に５ｉＪＬ膜を用いた場合はリ
ン酸の水溶液により間ｒｒＩ膜１８を選択エツチングし
、その後酸素雰囲気中において、ｎ＋ポリ５ｉｌｆｉ１
７，１９の表面を酸化することにより膜厚３００〔入〕
程度のＳｉＯ□Ｗｉ２０を形成する（同図（ｄ））。
さらに、所定エツチング溶液によりさらに間層膜１８を
選択エツチングをし、その後、選択ポリＳｉ膜２２によ
り、ｎ◆ポリＳｉ膜１７と１９とを電気的、物理的に接
続する。なおｎ＋ポリＳｔ膜１７．１９及び選択ポリＳ
ｉ膜２２は蓄積容量Ｃ１の蓄積電極２２ａを形成する。
また、選択ポリＳ　ｉ　ｎ　２２の成長条件として、加
熱温度を９００°Ｃ，減圧気相成長ニオける使用ガスニ
５ｉｚｌｌａ　＋Ｈ２，５ｉＨ２Ｃ１ｚ＋Ｈ，又はＳ　
ｉ　ＨＣ１ｔ　＋　）Ｉ　＊を用いる。これによりＨ２
の還元反応を利用してポリＳｉＦ！２２を形成する（同
図（ｅ））。
次に、ＳｉＯ２膜２０をＨＦの水溶液によりウォッシュ
アウトし、その後、膜厚５０〜１００（人〕程度のＣＶ
Ｄ法によるＳｉ０ｇ膜を成長し、ｎ◆ポリＳｉ膜１７．
１９及び選択ポリＳｉ膜２２の露出表面ニＣＶ　ＤＳｉ
Ｏｚ膜２３形成する。なおＣＶ　ＤＳｉＯｔ膜２３は蓄
積容量ＣＩの誘電体膜２３ａとなる。
さらに膜厚２０００　Ｃ人〕程度の減圧ＣＶＤ法等によ
る所定の不純物を含有するポリＳｉ膜、例えばｎ＋ポリ
Ｓｔ膜２４を誘電体ｍ２３ａを包み込む様に形成する。
なおｎ゛ポリＳｉ膜２４は蓄積容量Ｃ１の対向電極２４
ａとなる。
これにより第１図（ａ）に示すような第１の実施例に係
るＤＲＡＭセルを製造することができる。
なお、対向電極を２４ａをカバーする絶縁膜としてＰＳ
Ｇ膜等の絶縁工程やビット線の配線工程を継続して行な
う。
第４図は、本発明の第２の実施例に係るＤＲＡＭセルの
形成工程図である。
図において、まず第１の実施例の場合と同様にｐ型Ｓｉ
基板３１にフィールド絶縁膜３２と、一対の不純物拡散
領域３３．３４と、ゲート電極を延在するワード線ＷＬ
、、ＷＬｈとそれを絶縁する３１０！膜３５とを形成す
る（同図（ａ））。
次に全面にＭｒ￥２０００　（入〕程度、例えば５ｉｓ
Ｎａ　Ｈからなる間１１１ｊ！３６を形成する（同図（
ｂ））。
その後、レジストをマスクとしてＲＩＥ法等による異方
性エツチングにより５ｉＪａ　膜３６と５ｉｆｔＩｆＷ
３５とを選択的に除去しｎ゛不純物拡散層３３を露出す
る開口部３７を形成する（同図（Ｃ））。
次いで、第１の実施例と同様にｎ゛ポリ５ｉｐ３８間層
膜３９及びｎ゛ポリＳＩ膜４０を成長し積層膜を形成す
る。その後パターン形成する（同図（ｄ））。
次に、間層膜３６．３９を選択エツチングし、ＳｉＯ□
膜３５とｎ９ポリＳｉ膜３８との間に開口部４１、又ｎ
゛ポリＳｔ膜３８．４０間に開口部４２を形成する。そ
の後熱処理をして、ｎ°ポリＳｉ膜３８．４０の露出表
面に５ｉ０２膜４３を形成する（同図（ｅ））。
更に間層膜３６．３９を選択エツチングし、その後選択
ポリＳｉ膜４４を成長し、ｎ゛ポリｓ＋１３８４０間を
電気的、物理的に接続する（同図（ｆ））。
次に、ＳｉＯ□膜４３膜中３ッシュアウトし、ＣｖＤＳ
＋０２膜を新たに成長する。その後ｎ・ポリＳｉ膜４６
をパターン形成する（同図（ｇ））。
これにより第２図（ａ）に示すような第２実施例に係る
Ｄ　ＲＡ、Ｍセルを製造することができる。
なお、第１の実施例に比べ第２の実施例ではワード線を
絶縁する５ｉｎｔ膜３５上に間層膜３６を介して開口部
４１を設け、誘電体膜４５ａとなる５ｉＯｚ膜４５の表
面積の増加を図っている。これにより蓄積容量Ｃ１を増
加することが可能となる。
第５図は本発明の第１．２の実施例に係る各ＤＲＡＭの
平面図である０図において、実線で示すＷＬ、又はＷＬ
、　、ＷＬ４又はＷＬ、はワード線であり、−点鎖線で
示すＢＬはビット線である。
なお、二点鎖線で示す２２ａ又は４４ａは蓄積電極であ
る。また４７は転送トランジスタＴｌ１Ｔ２のソース１
４又は３４とビット線とを接続するソースコンタクト部
分であり、１６又は３７は蓄積電極２２ａ又は４４ａと
、転送トランジスタＴ＋　、Ｔ寞のドレイン１３又は３
３とを接続するドレインコンタクト部分である。
このようにして、第１．２のＤＲＡＭセルによれば立体
的に積み上げた断面樹枝状の蓄積電極２２ａ又は４４ａ
の上面、下面及び側面を包み込むように対向電極２４ａ
、４６ａが形成されている。これにより、従来例に比べ
て単位平面積当たりの蓄積容量ｃ、、ｃ、、ｃ、’　、
ｃ、’を増加させることが可能となる。
また第１．２のＤＲＡＭセルの製造方法によれば、間層
膜１８．３６又は３９と、不純物イオンを含存するｎ°
ポリＳｉ膜１９又は４０とを二層に積層する工程をＮ回
継続することと、Ｎ回継続した間層膜１８．３６又は３
９とを選択的に除去することと、その後に選択ポリ５ｉ
ｌｌ１２２及び４４により電気的にｎ゛ポリＳｉ膜１７
や３８とｎ＋ポリ５ｉｌｌ’Ｊ１９や４０とを接続する
ことにより断面樹枝構造の蓄積電極２２ａ又は４４ａを
形成することが可能となる。
このため第５回に示すような蓄積電極２２ａ又は４４ａ
の形成領域の同一平面内に蓄積電極面積を立体的に増加
させることができる。これにより蓄積容量Ｃ＋　、Ｃｔ
　、Ｃ＋’　、Ｃｚ’を増加させることが可能となる。
〔発明の効果〕
以上説明したように本発明によれば、蓄積電極面積を立
体的に増加させることができる。このため従来例の同一
平面内に形成される蓄積容量に対して本発明によれば約
２〜３倍程度の蓄積容量を形成することが可能となる。
また本発明によれば、蓄積容量を増加させることができ
るのでα線入射等によるソフトエラーを大幅に低減させ
ること、及びＤＲＡＭのメモリ特性の信条ａ度の向上を
図ることが可能となる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るＤＲＡＭセルの構
造図、 第２図は本発明の第２の実施例に係るＤＲＡＭセルの構
造図、 第３図は本発明の第１の実施例に係るＤＲＡＭセルの形
成工程図、 第４図は本発明の第２の実施例に係るＤＲＡＭセルの形
成工程図、 第５図は本発明の各実施例に係るＤＲＡＭセルの平面図
、 第６図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、、Ｔ、、Ｔ、、Ｔ、’　、Ｔ、’　　・・・転送ト
ランジスタ、 ｃ、、ｃ、、ｃ、、ｃ、’、ｃ、’　　・・・蓄積電量
、 １．１１．３１・・・ｐ型Ｓｉ基板（−導電型の半導体
基板）、２．１２．３２・・・フィールド酸化膜（フィ
ールド絶縁膜）、 ３．１３．３３・・・ドレイン（不純物拡Ｉｔ！ｌ！領
域）、４．１４．３４・・・ソース（不純物拡散領域）
、５．１５，２０，３５．４３・・・５ｉ０１膜（第１
．２絶縁膜）、２３、４５　・ＣＶ　Ｄ酸化膜（ＣＶＤ
絶縁膜）、６．２２ａ、４４ａ・・・蓄積電極、 ７．２３ａ、４５ａ・・・誘電体膜、 ８．２４ａ、４６ａ・・・対向電極、 ９・・・ＰＳＧ膜、 １８、３６．３９・・・間層膜、 １７．１９．２４，３８，４０．４６−　ｎ　”ポリＳ
ｉ膜（第１．２゜４の導電体膜）、 ２２．４４・・・選択ポリＳｉ膜（第３の導電体膜）、
１６．３７・・・開口部（ドレインコンタクト部分）、
２１．４Ｌ４２・・・開口部、 ４７・・・ソースコンタクト部分、 札。、〜讐り、・・・ワード線（ゲート電極）、ＢＬ、
、　ＢＬ・・・ビット線。 本発明の第１の実施例に係るＤＲＡＭセルの構造図第１
図 一一一一一−Ｃ２ｒｉ積容瓜−−−−一−刊（ｂ） 本発明の第２の実施例如係るＤＲＡＭセルの構造図第２
図 （ｂ） （Ｃ） 本発明の第１の実施例に係るＤＲＡＭセルの形成工程固
溶　３　図（その１） （ｅ） （ｆ） 本発明の第１の実施例に係るＤＲＡＭセルの形成工程固
溶　３　図（その２） （ｂ） （Ｃ） 本発明の第２の実施例に係るＤＲＡＭセルの形成工程固
溶４　図（その１） （ｅ） 本発明の第２の実施例に係るＤＲＡＭセルの形成工程固
溶４　図（その２） 本発明の第２の実施例に係るＤＲＡＭセルの形成工程口
筒　４　図（その３） 本発明の各実施例１（係るＤＰＡＭセルの千百図第５図

Claims (7)

    【特許請求の範囲】
  1. （１）フィールド絶縁膜（１２）によって画定された領
    域内に形成された一対の不純物拡散領域（１３、１４）
    とゲート電極（ＷＬ＿３又はＷＬ＿４）とを有する転送
    トランジスタ（Ｔ＿１）と蓄積容量（Ｃ＿１）とを具備
    するダイナミックメモリセルを備え、 前記蓄積容量（Ｃ＿１）が、第１の絶縁膜（１５）に形
    成された開口部（１６）を介して前記不純物拡散領域（
    １３、１４）の一方に接続され、かつ端部が前記ゲート
    電極（ＷＬ＿３又はＷＬ＿４）及びフィールド絶縁膜（
    １２）上に直接延在する第１の導電体膜（１７）と、前
    記第１の導電体膜（１７）上に位置する層間膜（１８）
    を介して形成される第２の導電体膜（１９）とを導電体
    膜（２２）を介して電気的に接続される蓄積電極（２２
    ａ）と、前記蓄積電極（２２ａ）を包含する誘電体膜（
    ２３ａ）と、 前記誘電体膜（２３ａ）を包含する対向電極（２４ａ）
    とを具備することを特徴とする半導体記憶装置。
  2. （２）フィールド絶縁膜（３２）によって画定された領
    域内に形成された一対の不純物拡散領域（３３、３４）
    とゲート電極（ＷＬ＿５又はＷＬ＿６）とを有する転送
    トランジスタ（Ｔ＿２）と蓄積容量（Ｃ＿２）とを具備
    するダイナミックセルを備え、前記蓄積容量（Ｃ＿２）
    が、第１の絶縁膜（３５）に形成された開口部（３７）
    を介して、前記不純物拡散領域（３３、３４）の一方に
    接続され、かつ端部が前記ゲート電極（ＷＬ＿５又はＷ
    Ｌ＿６）及びフィールド絶縁膜（３２）上に間隔をもっ
    て延在する第１の導電体膜（３８）と、前記第１の導電
    体膜（３８）上に選択的に位置する間層膜（３９）を介
    して形成される第２の導電体膜（４０）とを第３の導電
    体膜（４４）を介して電気的に接続される蓄積電極（４
    ４ａ）と、 前記蓄積電極（４４ａ）を包含する誘電体膜（４５ａ）
    と、 前記誘電体膜（４５ａ）を包含する対向電極（４６ａ）
    とを具備することを特徴とする半導体記憶装置。
  3. （３）前記第２の導電体膜（１９又は４０）と間隔膜（
    ３９）とを上部に複数設けられ、それぞれ第３の導電体
    膜（２２又は４４）により電気的に接続される蓄積電極
    を有することを特徴とする請求項１又は２記載の半導体
    記憶装置。
  4. （４）フィールド絶縁膜（１２）で画定された一導電型
    の半導体基板（１１）上の領域に、一対の不純物拡散領
    域（１３、１４）とゲート電極（ＷＬ＿３、ＷＬ＿４）
    とを含む転送トランジスタ（Ｔ＿１）と、該転送トラン
    ジスタ（Ｔ＿１）を絶縁する第１の絶縁膜（１５）とを
    形成する工程と、 前記第１の絶縁膜（１５）を選択的に開口して、前記不
    純物拡散領域（１３、１４）の一方を露出する開口部（
    １６）を形成する工程と、 前記開口部（１６）より露出する第１の導電体膜（１７
    ）と、間層膜（１８）と、第２の導電体膜（１９）とを
    順次積層し、その後パターン形成する工程と、 前記間層膜（１８）を選択的に除去して第１、２の導電
    体膜（１７、１９）間に開口部（２１）を設け、その後
    、熱処理をして第１、２の導電体膜（１７、１９）の露
    出面に第２の絶縁膜（２０）を形成する工程と、 前記間層膜（１８）を選択的に除去して、第１、２の導
    電体膜（１７、１９）を露出し、その後該第１、２の導
    電体膜（１７、１９）の露出部分に第３の導電体膜（２
    ２）を形成して蓄積電極（２２ａ）とする工程と、 前記第２の絶縁膜（２０）を等方性エッチングにより除
    去し、その後全面にＣＶＤ絶縁膜（２３）を形成して誘
    電体膜（２３ａ）とし、その後第４の導電体膜（２４）
    を成長し、パターン形成して対向電極（２４ａ）とする
    工程を有することを特徴とする半導体記憶装置の製造方
    法。
  5. （５）フィールド絶縁膜（３２）で画定された一導電型
    の半導体基板（３１）上の領域に、一対の不純物拡散領
    域（３３、３４）と、ゲート電極（ＷＬ＿５、ＷＬ＿６
    ）とを含む転送トランジスタ（Ｔ＿２）と、該転送トラ
    ンジスタ（Ｔ＿２）を絶縁する第１の絶縁膜（３５）と
    を形成する工程と、 前記半導体基板（３１）の全面に第１の間層膜（３６）
    を形成する工程と、 前記第１の絶縁膜（３５）と、第１の間層膜（３６）と
    を選択的に開口して、前記不純物拡散領域（３３、３４
    ）の一方を露出する開口部（３７）を形成する工程と、 前記開口部（３７）より露出する第１の導電体膜（３８
    ）と、第２の間層膜（３９）と、第２の導電体膜（４０
    ）とを順次積層し、その後、パターン形成する工程と、 前記第１、２の間層膜（３６、３９）とを選択的に除去
    して、第１の絶縁膜（３５）と第１の導電体膜（３８）
    との間に開口部（４１）を形成し、第１、２の導電体ｎ
    （３８、４０）間に開口部（４２）を設け、その後熱処
    理をして第１、２の導電体膜（３８、４０）の露出面に
    第２の絶縁膜（４３）を形成する工程と、 前記第１、２の間層膜（３６、３９）を選択的に除去し
    て、第１、２の導電体膜（３８、４０）を露出し、その
    後、該第１、２の導電体膜（３８、４０）の露出部分に
    第３の導電体膜（４４）を形成して、蓄積電極（４４ａ
    ）とする工程と、前記第２の絶縁膜（４３）を等方性エ
    ッチングにより除去し、その後全面にＣＶＤ絶縁膜（４
    ５）を形成して誘電体膜（４５ａ）とし、その後第４の
    導電体膜（４６）を成長し、パターン形成して対向電極
    （４６ａ）とする工程を有することを特徴とする半導体
    記憶装置の製造方法。
  6. （６）前記第１、２の間層膜（１８、３６、３９）が選
    択エッチング可能な半導体膜又は金属膜であることを特
    徴とする請求項４及び５記載の半導体記憶装置の製造方
    法。
  7. （７）前記第２の導電体膜（１９、４０）と第１又は２
    の間層膜（１８、３９）とを積層し、それぞれ第３の導
    電体膜（４４）により電気的に接続する工程を複数回繰
    り返すことを特徴とする請求項４及び５記載の半導体記
    憶装置の製造方法。
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FR2664098A1 (fr) * 1990-06-29 1992-01-03 Samsung Electronics Co Ltd Condensateur empile d'une cellule dram et son procede de fabrication.

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