JPH03109764A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH03109764A JPH03109764A JP1248533A JP24853389A JPH03109764A JP H03109764 A JPH03109764 A JP H03109764A JP 1248533 A JP1248533 A JP 1248533A JP 24853389 A JP24853389 A JP 24853389A JP H03109764 A JPH03109764 A JP H03109764A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯＳ型半導体装置に関し、特に、スタック
トキャパシタと絶縁ゲート型ＭＯ８）ランジスタとによ
ってメモリセルが構成されているＤ ＲＡ Ｍ （Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）に関する。
トキャパシタと絶縁ゲート型ＭＯ８）ランジスタとによ
ってメモリセルが構成されているＤ ＲＡ Ｍ （Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）に関する。
［従来の技術］
従来のスタックトキャパシタ型メモリセルを有する半導
体装置の断面図を第３図に示す、同図において、ＭｏＳ
トランジスタＱ１はメモリセルを構成するトランジスタ
であり、Ｍｏ３）ランジスタＱ２はそれ以外の周辺回路
を構成するトランジスタである。同図に示されるように
、ｐ型シリコン基板１上には、フィールド絶縁膜２およ
びゲート絶縁膜３が形成されており、これらの絶縁膜上
にはトランジスタＱｌ、Ｑ２のゲート電極や配線層とし
て用いられる多結晶シリコン層４が形成され、さらにそ
の上にはＣＶＤ酸化膜６が形成されている。また、ゲー
ト電極となる多結晶シリコン層４の両側のシリコン基板
表面には、トランジスタＱ１．Ｑ２のソース・ドレイン
拡散層５が形成されている。情報を記憶するキャパシタ
は、ＣＶＤ酸化膜６およびゲート酸化膜３に形成された
電極窓７を介してトランジスタＱ１のソース・ドレイン
拡散層と接触する多結晶シリコン層１２、該多結晶シリ
コン層１２の表面を覆うシリコン酸化膜１０および該シ
リコン酸化膜１０を挟んで多結晶シリコン層１２と対向
して形成された多結晶シリコン層１１により構成されて
いる。
体装置の断面図を第３図に示す、同図において、ＭｏＳ
トランジスタＱ１はメモリセルを構成するトランジスタ
であり、Ｍｏ３）ランジスタＱ２はそれ以外の周辺回路
を構成するトランジスタである。同図に示されるように
、ｐ型シリコン基板１上には、フィールド絶縁膜２およ
びゲート絶縁膜３が形成されており、これらの絶縁膜上
にはトランジスタＱｌ、Ｑ２のゲート電極や配線層とし
て用いられる多結晶シリコン層４が形成され、さらにそ
の上にはＣＶＤ酸化膜６が形成されている。また、ゲー
ト電極となる多結晶シリコン層４の両側のシリコン基板
表面には、トランジスタＱ１．Ｑ２のソース・ドレイン
拡散層５が形成されている。情報を記憶するキャパシタ
は、ＣＶＤ酸化膜６およびゲート酸化膜３に形成された
電極窓７を介してトランジスタＱ１のソース・ドレイン
拡散層と接触する多結晶シリコン層１２、該多結晶シリ
コン層１２の表面を覆うシリコン酸化膜１０および該シ
リコン酸化膜１０を挟んで多結晶シリコン層１２と対向
して形成された多結晶シリコン層１１により構成されて
いる。
而して、このように構成されたメモリセルは、高集積化
に伴い、次第にその占有面積が狭められつつあり、必要
な容量を確保するのが困難となってきている。ここで、
容量を増加させるには、キャパシタ電極の表面積を増加
させればよいのであるが、キャパシタ自体の平面上の占
有面積を増大させて電極表面積の拡大を図ることは、メ
モリセルの大型化に結びつくことであるので、採用でき
ないことである。そこで、従来技術にあっては、下部電
極である多結晶シリコン層１２の膜厚を厚くすることに
よりキャパシタ電極の表面積の増加を図ってきた。
に伴い、次第にその占有面積が狭められつつあり、必要
な容量を確保するのが困難となってきている。ここで、
容量を増加させるには、キャパシタ電極の表面積を増加
させればよいのであるが、キャパシタ自体の平面上の占
有面積を増大させて電極表面積の拡大を図ることは、メ
モリセルの大型化に結びつくことであるので、採用でき
ないことである。そこで、従来技術にあっては、下部電
極である多結晶シリコン層１２の膜厚を厚くすることに
よりキャパシタ電極の表面積の増加を図ってきた。
［発明が解決しようとする課題〕
上述した従来の技術にあっては、下部電極の表面積を稼
ぐためにその膜厚を厚くしていたので、厚い多結晶シリ
コン層をバターニングしなければならず、次のような問
題が起る。
ぐためにその膜厚を厚くしていたので、厚い多結晶シリ
コン層をバターニングしなければならず、次のような問
題が起る。
■ 下地にある間隔の狭いゲート電８ｉｉ間部分に埋ま
った多結晶シリコンが、パターニングに際してエツチン
グ残りとなり易く、ショートの原因となる。
った多結晶シリコンが、パターニングに際してエツチン
グ残りとなり易く、ショートの原因となる。
■ ■のショートを避けるために長時間のエツチングを
行うと、キャパシタの下部電極がサイドエッチされて電
極面積が減少したり、上部電極の段切れが生じたりする
。
行うと、キャパシタの下部電極がサイドエッチされて電
極面積が減少したり、上部電極の段切れが生じたりする
。
■ 多結晶シリコンの長時間のエツチングはまた下地の
絶縁膜にダメージを与え、チップ上における段差を大き
くする。
絶縁膜にダメージを与え、チップ上における段差を大き
くする。
［課題を解決するための手段］
本発明のＭＯＳ型半導体装置は、情報を記憶するスタッ
クトキャパシタと、該スタックトキャパシタへの充放電
電流をコントロールする絶縁ゲート型ＭＯＳ）ランジス
タとからなるメモリセルを複数個含むものであって、ス
タックトキャパシタの下部！極は、その内部に絶縁膜を
包み込んでいる。
クトキャパシタと、該スタックトキャパシタへの充放電
電流をコントロールする絶縁ゲート型ＭＯＳ）ランジス
タとからなるメモリセルを複数個含むものであって、ス
タックトキャパシタの下部！極は、その内部に絶縁膜を
包み込んでいる。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ｆ＞は、本発明の一実施例を示す断面図であり
、第１図（ａ）〜（ｅ）は、その製造工程を示す半導体
装置の断面図である。
、第１図（ａ）〜（ｅ）は、その製造工程を示す半導体
装置の断面図である。
第１図（ｆ）において、第３図の従来例の部分と同等の
部分には同一の参照番号が付されているので重複した説
明は省略するが、本実施例においては、キャパシタの下
部電極が、ＰＳＧ膜９の表面を覆う薄い多結晶シリコン
層８で構成されている。このように構成すれば、多結晶
シリコン層のエツチングに長時間を要することはなくな
り、かつ、電極の表面積を大きくとることができる。
部分には同一の参照番号が付されているので重複した説
明は省略するが、本実施例においては、キャパシタの下
部電極が、ＰＳＧ膜９の表面を覆う薄い多結晶シリコン
層８で構成されている。このように構成すれば、多結晶
シリコン層のエツチングに長時間を要することはなくな
り、かつ、電極の表面積を大きくとることができる。
次に、本実施例の製造方法について説明する。
まず、第１図（ａ）に示すように、通常のＬＯＣｏＳ法
によりｐ型シリコン基板１上にフィールド酸化［２を形
成し、さらにゲート酸化膜３を形成した後、多結晶シリ
コン層４を堆積し、それからゲート電極および配線とな
る部分以外をエツチング除去し、ゲート電極に対し自己
整合的にヒ素を加速エネルギー１００ＫｅＶ、ドーズ量
１．０×１０”Ｃ１１−”でイオン注入し、ソース・ド
レイン拡散層５を形成する。
によりｐ型シリコン基板１上にフィールド酸化［２を形
成し、さらにゲート酸化膜３を形成した後、多結晶シリ
コン層４を堆積し、それからゲート電極および配線とな
る部分以外をエツチング除去し、ゲート電極に対し自己
整合的にヒ素を加速エネルギー１００ＫｅＶ、ドーズ量
１．０×１０”Ｃ１１−”でイオン注入し、ソース・ド
レイン拡散層５を形成する。
続いて、第１図（ｂ）に示すように、ＣＶＤ酸化膜６を
形成し、キャパシタ電極を形成するための電極窓７をシ
リコン基板のソース・トレイン拡散層５上に開孔する。
形成し、キャパシタ電極を形成するための電極窓７をシ
リコン基板のソース・トレイン拡散層５上に開孔する。
次に、第１図（ｃ）で示すように、多結晶シリコン層８
ａを膜厚８００人に堆積し、続いて、リンを含んだＰＳ
Ｇ膜９を厚さ６０００人に成長させた後、熱処理し、全
体を平坦化させる。しかる後、さらに多結晶シリコン層
８ｂを膜厚１５００人に成長させてから、スタックトキ
ャパシタの下部電極を形成する部分をフォトレジスト１
３で覆う。
ａを膜厚８００人に堆積し、続いて、リンを含んだＰＳ
Ｇ膜９を厚さ６０００人に成長させた後、熱処理し、全
体を平坦化させる。しかる後、さらに多結晶シリコン層
８ｂを膜厚１５００人に成長させてから、スタックトキ
ャパシタの下部電極を形成する部分をフォトレジスト１
３で覆う。
次いで、第１図（ｄ＞で示すように、フォトレジスト１
３をマスクにして、多結晶シリコン層８ｂ、ＰＳＧ膜９
および多結晶シリコン層８ａをエツチング除去する。こ
のとき、多結晶シリコン層８ａは薄い膜であるので、短
時間のエツチングであってもチップ上の凹部の多結晶シ
リコン層も完全に除去することができる。
３をマスクにして、多結晶シリコン層８ｂ、ＰＳＧ膜９
および多結晶シリコン層８ａをエツチング除去する。こ
のとき、多結晶シリコン層８ａは薄い膜であるので、短
時間のエツチングであってもチップ上の凹部の多結晶シ
リコン層も完全に除去することができる。
次に、第１図（ｅ）に示すように、全面に多結晶シリコ
ン層８Ｃを膜厚２０００人に堆積したのち、通常のエッ
チバック法によりＰＳＧ膜９のサイドに多結晶シリコン
を残し、ＰＳＧ膜を多結晶シリコン層８で包むようにす
る。
ン層８Ｃを膜厚２０００人に堆積したのち、通常のエッ
チバック法によりＰＳＧ膜９のサイドに多結晶シリコン
を残し、ＰＳＧ膜を多結晶シリコン層８で包むようにす
る。
そののち、第１図（ｆ）に示すように、容量絶縁膜とし
てシリコン酸化膜１０を多結晶シリコンの熱酸化により
１００人の厚さに形成し、その際ＰＳＧのリンを多結晶
シリコン中に拡散させ電極を低抵抗化させる。続いて、
上部電極となる多結晶シリコン層１１を堆積し、これを
パターニングすることにより、スタックトキャパシタを
有するメモリセルが形成される。
てシリコン酸化膜１０を多結晶シリコンの熱酸化により
１００人の厚さに形成し、その際ＰＳＧのリンを多結晶
シリコン中に拡散させ電極を低抵抗化させる。続いて、
上部電極となる多結晶シリコン層１１を堆積し、これを
パターニングすることにより、スタックトキャパシタを
有するメモリセルが形成される。
第２図（ｄ）は、本発明の他の実施例を示す断面図であ
り、第２図（ａ）〜（Ｃ）は、その製造工程を示す半導
体装置の断面図である。この実施例の先の実施例と相違
する点は、キャパシタ部分以外のチップ上、例えば周辺
回路のトランジスタロ２上に、キャパシタの下部電極内
に設けられたＰＳＧ膜９と同時に形成された膜が眉間絶
縁膜の一部として用いられている点である。この実施例
によれば、格別な工数の増加を伴うことなく、必要な部
分の層間絶縁膜を部分的に厚くすることができ、寄生容
量の低減あるいはチップ平面の平坦化を達成することが
できる。
り、第２図（ａ）〜（Ｃ）は、その製造工程を示す半導
体装置の断面図である。この実施例の先の実施例と相違
する点は、キャパシタ部分以外のチップ上、例えば周辺
回路のトランジスタロ２上に、キャパシタの下部電極内
に設けられたＰＳＧ膜９と同時に形成された膜が眉間絶
縁膜の一部として用いられている点である。この実施例
によれば、格別な工数の増加を伴うことなく、必要な部
分の層間絶縁膜を部分的に厚くすることができ、寄生容
量の低減あるいはチップ平面の平坦化を達成することが
できる。
次に、本実施例の製造方法について説明する。
本実施例の製造工程でも、第１図（ｂ）に示した工程段
階までは先の実施例の場合と同様の工程を経る。第１図
（ｂ）の状態とした後、第２図（ａ）に示すように、多
結晶シリコン層８ｄを膜厚８００人に積層し、スタック
トキャパシタの下部電極を形成する部分を含んでフォト
レジスト１４で被覆し、それをマスクにして多結晶シリ
コン層８ｄをパターニングする。
階までは先の実施例の場合と同様の工程を経る。第１図
（ｂ）の状態とした後、第２図（ａ）に示すように、多
結晶シリコン層８ｄを膜厚８００人に積層し、スタック
トキャパシタの下部電極を形成する部分を含んでフォト
レジスト１４で被覆し、それをマスクにして多結晶シリ
コン層８ｄをパターニングする。
しかる後、第２図（ｂ）に示すように、ＰＳＧ膜９を膜
厚６０００人に堆積した後、熱処理し、全体を平坦化さ
せ、下部電極を形成する部分をフォトレジスト１５で覆
い、これをマスクとしてＰＳＧ膜９をエツチングする。
厚６０００人に堆積した後、熱処理し、全体を平坦化さ
せ、下部電極を形成する部分をフォトレジスト１５で覆
い、これをマスクとしてＰＳＧ膜９をエツチングする。
その際に、下部電極を形成しない部分で、平坦化が必要
なところあるいは高速化のために眉間絶縁膜の膜厚を厚
くして寄生容量を小さくしたいところにもフォトレジス
ト１５を被覆してそこにＰＳＧ膜９を残す。
なところあるいは高速化のために眉間絶縁膜の膜厚を厚
くして寄生容量を小さくしたいところにもフォトレジス
ト１５を被覆してそこにＰＳＧ膜９を残す。
続いて、第２図（ｃ）に示すように、全面に多結晶シリ
コン層８ｅを膜厚２０００人に堆積したのち、フォトレ
ジスト１６をマスクにして、多結晶シリコン層８ｅをエ
ツチングし、ＰＳＧ膜９を多結晶シリコン層８で包むよ
うにする。
コン層８ｅを膜厚２０００人に堆積したのち、フォトレ
ジスト１６をマスクにして、多結晶シリコン層８ｅをエ
ツチングし、ＰＳＧ膜９を多結晶シリコン層８で包むよ
うにする。
しかる後、第２図（ｄ）に示すように、容量絶縁膜とし
て、シリコン酸化ｆｉｌＯを多結晶シリコンの熱酸化に
より１００人の厚さに形成し、その際ＰＳＧのリンを多
結晶シリコン層８中に拡散させて電極を低抵抗化させる
。続いて、多結晶シリコン層１１を堆積し、これをパタ
ーニングすることにより、上部電極を形成し、本実施例
の半導体装置を形成する。
て、シリコン酸化ｆｉｌＯを多結晶シリコンの熱酸化に
より１００人の厚さに形成し、その際ＰＳＧのリンを多
結晶シリコン層８中に拡散させて電極を低抵抗化させる
。続いて、多結晶シリコン層１１を堆積し、これをパタ
ーニングすることにより、上部電極を形成し、本実施例
の半導体装置を形成する。
［発明の効果］
以上説明したように、本発明は、メモリセルを構成する
スタックトキャパシタの下部電極を、該電極内に絶縁膜
が包み込まれるように構成したものであるので、本発明
によれば、キャパシタの下部電極の表面積を確保しつつ
、下部電極の電極材料層を薄くすることができる。した
がって、本発明によれば、キャパシタに必要な容量をも
たせることができるとともに、電極形成材料のエツチン
グを短時間で完全に遂行することができる。その結果、
これに長時間を要した場合に起こる電極パターンのサイ
ドエッチ、下地層の荒れや段差の発生を回避することが
できる。
スタックトキャパシタの下部電極を、該電極内に絶縁膜
が包み込まれるように構成したものであるので、本発明
によれば、キャパシタの下部電極の表面積を確保しつつ
、下部電極の電極材料層を薄くすることができる。した
がって、本発明によれば、キャパシタに必要な容量をも
たせることができるとともに、電極形成材料のエツチン
グを短時間で完全に遂行することができる。その結果、
これに長時間を要した場合に起こる電極パターンのサイ
ドエッチ、下地層の荒れや段差の発生を回避することが
できる。
第１図（ｆ）は、本発明の一実施例を示す断面図、第１
図（ａ）〜（ｅ）は、その製造工程を説明するための断
面図、第２図（ｄ）は、本発明の他の実施例を示す断面
図、第２図（ａ）〜（ｃ）は、その製造工程を説明する
ための断面図、第３図は、従来例を示す断面図である。 １・・・ｐ型シリコン基板、 ２・・・フィールド酸化
膜、 ３・・・ゲート酸化膜、 ４・・・多結晶シリコ
ン層、 ５・・・ソース・ドレイン拡散層、 ６・・
・ＣＶＤ酸化膜、 ７・・・電極窓、 ８．８ａ〜８ｅ
・・・多結晶シリコン層、 ９・・・ＰＳＧ膜、 １０
・・・シリコン酸化膜、 １１．１２・・・多結晶シリ
コン層、１３〜１６・・・フォトレジスト、 Ｑｌ・・
・メモリセルを構成するＭｏＳトランジスタ、 Ｑ２・
・・周辺回路のＭｏ３）ランジスタ。
図（ａ）〜（ｅ）は、その製造工程を説明するための断
面図、第２図（ｄ）は、本発明の他の実施例を示す断面
図、第２図（ａ）〜（ｃ）は、その製造工程を説明する
ための断面図、第３図は、従来例を示す断面図である。 １・・・ｐ型シリコン基板、 ２・・・フィールド酸化
膜、 ３・・・ゲート酸化膜、 ４・・・多結晶シリコ
ン層、 ５・・・ソース・ドレイン拡散層、 ６・・
・ＣＶＤ酸化膜、 ７・・・電極窓、 ８．８ａ〜８ｅ
・・・多結晶シリコン層、 ９・・・ＰＳＧ膜、 １０
・・・シリコン酸化膜、 １１．１２・・・多結晶シリ
コン層、１３〜１６・・・フォトレジスト、 Ｑｌ・・
・メモリセルを構成するＭｏＳトランジスタ、 Ｑ２・
・・周辺回路のＭｏ３）ランジスタ。
Claims (2)
- （１）下部電極およびそれと対向する上部電極を有する
スタックトキャパシタと、前記スタックトキャパシタへ
の充放電電流をコントロールする絶縁ゲート型ＭＯＳト
ランジスタとから構成されるメモリセルを複数個含むＭ
ＯＳ型半導体装置において、前記スタックトキャパシタ
の下部電極はその内部に絶縁膜を有していることを特徴
とするＭＯＳ型半導体装置。 - （２）スタックトキャパシタの下部電極がその内部に有
している絶縁膜は、他の部分において層間絶縁膜として
用いられる膜と同時に形成された膜であることを特徴と
する請求項１記載のＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248533A JP2894740B2 (ja) | 1989-09-25 | 1989-09-25 | Ｍｏｓ型半導体装置 |
| US07/586,816 US5068698A (en) | 1989-09-25 | 1990-09-24 | MOS semiconductor device having high-capacity stacked capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248533A JP2894740B2 (ja) | 1989-09-25 | 1989-09-25 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109764A true JPH03109764A (ja) | 1991-05-09 |
| JP2894740B2 JP2894740B2 (ja) | 1999-05-24 |
Family
ID=17179602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248533A Expired - Lifetime JP2894740B2 (ja) | 1989-09-25 | 1989-09-25 | Ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5068698A (ja) |
| JP (1) | JP2894740B2 (ja) |
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