JPH02129956A - 半導体メモリ素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミック形ランダムアクセスメモリセル
（以下、ＤＲＡＭセルという）等の半導体メモリ素子の
製造方法、特にスタック構造のキャパシタの製造方法に
関するものである。

（従来の技術） 従来、このような分野の技術としては、■エックステン
プイツト　アブストラフトス　オブ　ザツエンティス（
１９８８インタナショナル）コンフアレンス　オン　ン
リッド　ステイト　デバイスセス　アンド　マテリアル
ズｆＥｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔ
ｈｅ　２０ｔｈ　（１９８８Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ）Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌ　ｉｄ　５ｔ
ａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｃｒｉａｌｓ
　Ｊ　　（１９８８−８）　　（米’ｌ　ＫｉＳｔｊ−
Ｋｉｍｔｊｌ’ａ等「ア　ノーベル　ストレージ　キャ
パシタンスインラージメント　ストラフチャー　ニージ
ングア　ダブル・スタックトウ　ストレージ　ノード　
イン　ＳＴＣＤＲＡＭ　　セル（Ａ　ＮＯＶｅｌＳｔｏ
ｒａｇｅ　Ｃｏｐａｃ＋ｔａｎｃｅ　Ｅｎｌａｒｇｅｍ
ｅｎｔ　ＳｔｒｕｃｔｕｒｅｔＪｓｉｎｇ　　ａ　　Ｄ
ｏｕｂｌｅ−８ｔａｃｋｅｄ　　Ｓｔｏｒａｇｅ　Ｎｏ
ｄｅ　　１ｎＳＴＣＤＲＡＭ　Ｃｅ１ｌ）」Ｐ、　５８
１−５８４、■日経マイクロデバイス（１９８８−１０
＞日経ＢＰ社７６４Ｍ　　ＤＲＡＭもスタックでいける
メトＪＰ。

８２−８３に記載されるものがあった。以下、その構成
を図を用いて説明する。

第２図（ａ）〜（ｄ）は、従来のスタック構造を有する
１トランジスタ型ＤＲＡＭセルの製造方法の一例を示す
製造工程図である。

第２図（ａ）の工程では、電荷転送用のＭＯＳトランジ
スタが形成された半導体基板１上に、多結晶シリコンか
らなる第１の蓄積電極２が選択的に形成される。第２図
（ｂ）の工程では、全面に窒化シリコン（Ｓｉ３Ｎ４）
膜３が形成され、その上に、酸化シリコン（Ｓｉ０２）
膜４が形成された後、開口部が形成される。そして、そ
れらの上に、多結晶シリコンからなる第２の蓄積電極５
が選択的に形成される。第２図（Ｃ）の工程では、酸化
シリコン１４及び窒化シリコンＭ３がウェットエツチン
グにより除去され、第１．第２の蓄積電極２，５の側壁
に凹部５ａが形成される。ここで、酸化シリコン膜３は
、酸化シリコン膜４を除去するときのエツチング・スト
ッパとして機能する。第２図（ｄ）の工程では、第１．
第２の蓄積電極２．５の全面にキャパシタ用絶縁膜６が
被着され、さらにその絶縁７１！６の全面にプレート電
極７が被着される。

このようなりＲＡＭセルでは、第１．第２の蓄積電極２
，５と絶縁膜６とプレート電極７とで情報蓄積用のキャ
パシタが構成される。そして、蓄積電極２．５が２層の
スタック構造であるため、その表面積が大きく、単位セ
ル面積当りのキャパシタ容量が大きくなってＤＲＡＭの
高密度化が図れる。

（発明が解決しようとする課題〉 しかしながら、上記の製造方法では、キャパシタ容量を
増加させるために、蓄積電極２．５の側面において横方
向に凹部５ａを形成しているので、後工程において、キ
ャパシタ用絶縁ｆＰＡ６やプレート電極７を形成する場
合、ボイド（空隙）等の欠陥なく、均一にこの凹部５ａ
の奥の部分までそれらの膜を形成することが困難であり
、電荷保持特性が劣化するという問題があった。

本発明は前記従来技術が持っていた課題として、蓄積電
極側面の凹部に生じるボイド等の欠陥により、電荷保持
特性が劣化するという点について解決した半導体メモリ
素子の製造方法を提供するものである。

（課題を解決するための手段〉 前記課題を解決するために、請求項１の発明では、スタ
ック構造を有する半導体メモリ素子の製造方法において
、トランジスタが形成された半導体基板上に蓄積電極を
選択的に形成する工程と、前記蓄積電極の」二面をパタ
ーニングして凹部を形成する工程と、前記蓄積電極上に
キャパシタ用絶縁膜を形成する工程と、前記キャパシタ
用絶縁膜上にプレート電極を形成し、そのプレート電極
をパターニングする工程とを、順に施すようにしたもの
である。

請求項２の発明では、請求項１の発明において、トラン
ジスタが形成された半導体基板上に多結晶シリコン膜を
堆積し、その多結晶シリコン膜に不純物を添当１比て蓄
積電極を形成する工程と、前記蓄積電極の上面をパター
ニングして凹部を形成する工程と、前記蓄積電極上に窒
化シリコン膜からなるキャパシタ用絶縁膜を形成する工
程と、前記キャパシタ用絶縁膜を熱酸化してその上に薄
い酸化膜を被着する工程と、前記酸化膜上に多結晶シリ
コン膜を堆積し、その多結晶シリコン膜に不純物を添加
してプレート電極を形成する工程と、前記プレート電極
をパターニングする工程とを、順に施すようにしたもの
である。

（作用） 請求項１の発明によれば、以上のように半導体メモリ素
子の製造方法を構成したので、蓄積電極の上面に凹部を
形成する工程は、単位面積当りのキャパシタ容量を増大
さぜる働きをし、さらに蓄積電極自体の形成工程を簡略
化させると共に、その後の絶縁膜及びプレート電極の形
成工程において、その絶縁膜及びプレート電極極の凹部
への充填を的確に行わせる働きをする。

請求項２の発明では、蓄積電極及びプレート電極を形成
するための多結晶シリコンは、それらの電極の形成工程
を容易にさせる働きをする。絶縁膜を形成するための窒
化シリコン膜は、高誘電率を有し、さらにその上に被着
される酸化膜は、窒化シリコン膜におけるリーク電流を
減少させる働きをする。

従って、前記課題を除去できるのである。

（実施例） 第１図（ａ）〜（ｆ）は、本発明の一実施例に係るスタ
ティック構造を有する１トランジスタ型ＤＲＡＭセルの
製造方法を示す製造工程図である。

以下、この図に従ってＤＲＡＭセルの各製造工程を説明
する。

（ｉ）第１図（ａ）の工程 Ｐ型のシリコン基板１０上に、選択酸化法等によってチ
ャネル・ストップ層１１、及び膜厚６００ｎｍ程度のフ
ィールド酸化膜１２を形成する。

（ｉｉ）第１図（ｂ）の工程 ９５０°Ｃ程度の乾燥酸素雰囲気中で熱酸化を行い、膜
厚２５ｎｍ程度のゲート酸化ｐＡ１３を形成する。その
上に、減圧ＣＶＤ　（化学的気相成長）法等によって膜
厚３００ｎｍ程度の第１層多結晶シリコンを全面に堆積
させ、この第１層多結晶シリコンに導電性を与えるため
、不純物として例えばリンを５×１０２°ｃｍ−３程度
の濃度でドープ（添加）する。次いでレジストをパター
ニングし、そのレジストをマスクにして、例えばＣＦ４
ガスを用いたプラズマ・エツチャーにより、第１層多結
晶シリコンをエツチングしてゲート電極１４を形成する
。レジスト除去後、ゲート電極１４をマスクにしてゲー
ト酸化膜１３の不要部分をフッ酸溶液等で除去する。

（ｉｉｉ　）第１図（ｃ）の工程 ゲート電極１４及びフィールド酸化膜１２をマスクにし
て、不純物として例えばヒ素を６×１０１１０ｌ５”程
度のドーズ量でイオン注入し、自己整合的にＮ＋拡散層
からなるソース・ドレイン領域１５を形成する。次いで
、乾燥酸素雰囲気中においてドライブインく熱処理）を
行い、ソース・トレイン領域１５の接合深さを０．２μ
ｍ程度にする。この際、露出していたＰ型シリコン基板
１０及びゲート電極１４土に膜厚１５０ｎｍ程度の熱酸
゛化膜１６が形成される。ソース・ドレイン領域１５と
後述する蓄積電極１８との接続をとるため、レジストを
パターニングし、そのレジストをマスクにして、フッ酸
溶液あるいはプラズマ・エツチャー等により、熱酸化膜
１６の一部をエツチングしてコンタクト１７を開孔する
。

（ｉｖ）第１図（ｄ）の工程 コンタクト１７の開孔後に、前記レジストを除去し、そ
の後、減圧ＣＶＤ法等によって第２層多結晶シリコンを
５００ｎｍ堆積させる。この第２層多結晶シリコンに導
電性をもなせるなめ、不純物としてリンを５Ｘ１０１９
〜ｌＸｌ０”０ｃｍ−３程度の濃度でドープした後、ゲ
ート電極１４と同様な方法でパターニングして蓄積電極
１８を形成する。

（Ｖ）第１図（ｅ）の工程 蓄積電極１８の形成後に再びレジストをパターニングし
、そのレジストをマスクにして、蓄積電極１８の表面積
を増加させる為に、深さ２５０〜３００ｎｍ程度の凹部
１８ａを例えばＣＦ４ガスを用いたプラズマ・エツチャ
ー等により形成する。

（ｖｉ）第１図（ｆ）の工程 凹部１８ａの形成に用いたレジストを除去した後、減圧
ＣＶＤ法等により、窒化シリコン膜からなるキャパシタ
用絶縁膜１９を全面に２０ｎｍ程度堆積させる。次に、
例えば９５０℃程度のウェット酸素雰囲気において熱酸
化を行い、絶縁膜１９上に厚さ２ないし４ｎｍ程度の酸
化ＷＡ２０を形成する。その後、減圧ＣＶＤ法等により
、酸化膜２０上に第３１Ｗｊ多結晶シリコンを２００ｎ
ｍ程度堆積させ、不純物として例えばリンを５×１０２
０ｃｍ−３程度の濃度で第３層多結晶シリコンにドープ
した後、再び、ゲート電極１４と同様な方法で、第３層
多結晶シリコンをパターニングしてプレート電極２１を
形成すると共に酸化膜２゜及び絶縁膜１９をパターニン
グする。

以後、図示はしないが、通常のプロセス技術により、全
面に中間絶縁膜、配線用金属用パターン、及び保護用絶
縁膜を順に積層状態に形成し、スタック・キャパシタ構
造の１トランジスタ型ＤＲＡＭセルを完成する。

このようにして製造された１トランジスタ型ＤＲＡＭセ
ルでは、ゲート電極１４及びソース・ドレイン電極１５
で電荷転送用のＭＯＳトランジスタが構成されると共に
、蓄積電極１８、絶縁膜１９及びプレート電極２１で情
報蓄積用のキャパシタが構成され、電荷転送用ＭＯＳト
ランジスタをオン、オフ制御することにより、情報蓄積
用キャパシタに対する情報の書込み、読出しが行える。

本実施例の製造方法では、次のような利点を有している
。

（１）　蓄積電極１８の上面に凹部１８ａを形成し、そ
れらの上に絶縁膜１９及びプレート電極２１を形成する
方法であるため、従来のような横方向への絶縁膜６やプ
レート電極７の埋め込み工程がなくなり、すべて縦方向
での堆積となる。そのため、ボイド等の欠陥なく、均一
に凹部１８ａの奥の部分まで絶縁膜１９及びプレート電
極２１を容易に形成でき、ボイド等の欠陥発生の減少に
よる製造歩留の向上や、電荷保持特性の向上が図れる。

（２）　蓄積電極１８の上面に凹部１８ａを掘ることで
、その表面積を増大し、キャパシタ容量を増加している
ので、α線による誤動作に対するソフトエラー耐性の向
上も図れる。

ここで、蓄積電極１８の上面に凹部１８ａを形成するの
で、従来のような横方向の凹部５ａの形成に比べて、蓄
積電極自体の形成工程が１回で済み、作業工程が簡略化
できる。

（３）　絶縁膜１９上に酸化［２０を形成するので、絶
縁ＪＩａ１９のリーク電流が大幅に低減される。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

■　半導体基板１０としてＮ型のものを用い、ソース・
ドレイン領域１５を１拡散層で形成してもよい。また、
ゲート酸化膜１３を他の絶縁膜で置き換えたり、ゲート
電極１４を多結晶シリコン以外の他の導電性材料で形成
してもよい。

■　蓄積電極１８及びプレート電極２１は多結晶シリコ
ン以外の他の導電性材料で形成しなり、絶縁膜１９を窒
化シリコン膜以外の酸化シリコン膜等の他の材料で形成
してもよい。

■　蓄積電極１８の上面に形成される凹部１８ａは、１
個または複数個で、しかも図示以外の種々の形状や方法
で形成できる。

■　本発明は、１トランジスタ型ＤＲＡＭセル以外に、
複数トランジスタ型ＤＲＡＭセル等の半導体メモリ素子
にも適用できる。

（発明の効果） 以上詳細に説明したように、請求項１の発明によれば、
蓄積電極の上面に凹部を形成してその表面積を増大させ
るようにしたので、ボイド等の欠陥なく、均一に前記凹
部の奥の部分まで絶縁膜及びプレート電極を容易に形成
でき、単位面積当りのキャパシタが大きく、しかも情報
保持特性の優れる半導体メモリ素子が得られる。その上
、蓄積電極の上面に凹部を形成するので、蓄積電極自体
の形成工程が１回で済み、作業工程を簡略化できる。

請求項２の発明では、蓄積電極及びプレート電極を多結
晶シリコンで形成するので、その形成工程が容易であり
、しかも絶縁膜を窒化シリコン膜で形成するので、高い
誘電率が得られる。さらに、その窒化シリコン膜上に酸
化膜を被着するので、窒化シリコン膜におけるリーク電
流を減少できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ＞は本発明の実施例に係る半導体メ
モリ素子の製造方法を示す製造工程図、及び第２図（ａ
）〜（ｄ）は従来の半導体メモリ素子の製造方法を示す
製造工程図である。 １０・・・・・・半導体基板、１３・・・・・・ゲート
酸化膜、１４・・・・・・ゲート電極、１５・・・・・
・ソース・ドレイン領域、１７・・・・・・コンタクト
、１８・・・・・・蓄積電極、１８ａ・・・・・・凹部
、１９・・・・・・キャパシタ用絶縁膜、２０・・・・
・・酸化膜、２１・・・・・・プレート電極。

Claims (1)

1. 【特許請求の範囲】 １、トランジスタが形成された半導体基板上に蓄積電極
   を選択的に形成する工程と、 前記蓄積電極の上面をパターニングして凹部を形成する
   工程と、 前記蓄積電極上にキャパシタ用絶縁膜を形成する工程と
   、 前記キャパシタ用絶縁膜上にプレート電極を形成し、そ
   のプレート電極をパターニングする工程とを、 順に施したことを特徴とする半導体メモリ素子の製造方
   法。 ２、トランジスタが形成された半導体基板上に多結晶シ
   リコン膜を堆積し、その多結晶シリコン膜に不純物を添
   加して蓄積電極を形成する工程と、前記蓄積電極の上面
   をパターニングして凹部を形成する工程と、 前記蓄積電極上に窒化シリコン膜からなるキャパシタ用
   絶縁膜を形成する工程と、 前記キャパシタ用絶縁膜を熱酸化してその上に酸化膜を
   被着する工程と、 前記酸化膜上に多結晶シリコン膜を堆積し、その多結晶
   シリコン膜に不純物を添加してプレート電極を形成する
   工程と、 前記プレート電極をパターニングする工程とを、順に施
   したことを特徴とする半導体メモリ素子の製造方法。