JPH022672A - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- JPH022672A JPH022672A JP63149722A JP14972288A JPH022672A JP H022672 A JPH022672 A JP H022672A JP 63149722 A JP63149722 A JP 63149722A JP 14972288 A JP14972288 A JP 14972288A JP H022672 A JPH022672 A JP H022672A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模化に好適な１トランジスタ・１キャパシ
タ型半導体メモリセル及びその製造方法に関するもので
ある。
タ型半導体メモリセル及びその製造方法に関するもので
ある。
ＭＯＳダイナミックメモリは１９７０年のＩＫビットダ
イナミック・ランダム・アクセスメモリの発売を出発点
として、これ以後３年に４倍の割合で大規模化がなされ
、そのメモリセルの面積は一世代に０．３〜０．４倍に
縮小されてきた。
イナミック・ランダム・アクセスメモリの発売を出発点
として、これ以後３年に４倍の割合で大規模化がなされ
、そのメモリセルの面積は一世代に０．３〜０．４倍に
縮小されてきた。
メモリ・セルの縮小化に伴い解決すべき問題点としてセ
ル容量の確保、ソフトエラー、セル間干渉。
ル容量の確保、ソフトエラー、セル間干渉。
セル構造の３次元化による段差の改善がある。
これらの問題を解決する方法の一つに１９８５年秋季第
４６回応用物理学会学術講演会４ａ−Ｖ−８４２３ペー
ジに「分離部に埋め込んだ積層型メモリーセル」と題し
て発表された方法がある。
４６回応用物理学会学術講演会４ａ−Ｖ−８４２３ペー
ジに「分離部に埋め込んだ積層型メモリーセル」と題し
て発表された方法がある。
この方法によれば、第３図に示すように、シリコン基板
２８に形成された溝内に電荷蓄積電極３０、容量絶縁膜
３１、セルプレート３２を含むキャパシタ部を埋め込む
ことによりセル面積を増大させることなく、大きな容量
を確保できる。さらに溝内をフィールド酸化膜２９で覆
うことにより、セル−セル間の干渉を抑えるとともに、
ソフトエラーに対する耐性を高められる。
２８に形成された溝内に電荷蓄積電極３０、容量絶縁膜
３１、セルプレート３２を含むキャパシタ部を埋め込む
ことによりセル面積を増大させることなく、大きな容量
を確保できる。さらに溝内をフィールド酸化膜２９で覆
うことにより、セル−セル間の干渉を抑えるとともに、
ソフトエラーに対する耐性を高められる。
しかし、このような構造においては、電荷蓄積電極３０
がトランジスタの拡散層３５の上側に接続されているた
めに、この電荷蓄積電極３０とトランジスタ拡散層３５
とのコンタクト（以下、セル・コンタク１〜と呼ぶ）に
相当する平面面積が必要となり、セル面積を縮小する上
で大きな制限となっている。
がトランジスタの拡散層３５の上側に接続されているた
めに、この電荷蓄積電極３０とトランジスタ拡散層３５
とのコンタクト（以下、セル・コンタク１〜と呼ぶ）に
相当する平面面積が必要となり、セル面積を縮小する上
で大きな制限となっている。
図中３３は層間絶縁膜、３４はゲート電極である。
本発明の目的は上記従来のセル・コンタクトで必要とさ
れた平面面積を縮小できる半導体メモリセルの構造とそ
の製造方法を提供することにある。
れた平面面積を縮小できる半導体メモリセルの構造とそ
の製造方法を提供することにある。
Ｃ３［を解決するための手段〕
前記目的を達成するため、本発明の半導体メモリセルに
おいては、半導体基板及び該半導体基板の表面に形成さ
れた半導体膜をその構成要素の一部とする電界効果トラ
ンジスタと、前記半導体基板の溝内に埋込まれたキャパ
シタ部とを有し、該キャパシタ部の一方の電極を形成す
る前記溝内に付された導電膜を前記半導体膜と同一の立
上り高さに延設して両膜を連続させたものである。
おいては、半導体基板及び該半導体基板の表面に形成さ
れた半導体膜をその構成要素の一部とする電界効果トラ
ンジスタと、前記半導体基板の溝内に埋込まれたキャパ
シタ部とを有し、該キャパシタ部の一方の電極を形成す
る前記溝内に付された導電膜を前記半導体膜と同一の立
上り高さに延設して両膜を連続させたものである。
また、本発明の半導体メモリセルの製造方法においては
、単結晶半導体基板上に第一の絶縁体膜を形成する工程
と、該第一の絶縁体膜に開口部を設ける工程と、該開口
部を単結晶半導体で埋める工程と、該単結晶半導体を内
壁の一部として有する溝を形成する工程と、前記溝の内
壁を第二の絶縁体膜で覆う工程と、全面に半導体膜を堆
積する工程と、前記単結晶半導体上の前記半導体膜を単
結晶半導体膜化する工程とを含むものである。
、単結晶半導体基板上に第一の絶縁体膜を形成する工程
と、該第一の絶縁体膜に開口部を設ける工程と、該開口
部を単結晶半導体で埋める工程と、該単結晶半導体を内
壁の一部として有する溝を形成する工程と、前記溝の内
壁を第二の絶縁体膜で覆う工程と、全面に半導体膜を堆
積する工程と、前記単結晶半導体上の前記半導体膜を単
結晶半導体膜化する工程とを含むものである。
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例により得られるメモリセルの
構造を示す断面図である。
構造を示す断面図である。
第１図において１本発明はシリコン基板１上に電界効果
トランジスタとキャパシタ部とを有している。電界効果
トランジスタは、シリコン基板１に形成された拡散層９
，９と、ゲート酸化膜７を介して積層されたゲート電極
８を含み、ゲート電極８は層間絶縁膜６に埋め込まれ、
層間絶縁膜６に積層されたビット線１１がコンタクト孔
１０を通して拡散層９に接続されている。キャパシタ部
はシリコン基板１上のシリコン酸化膜２に形成された溝
内に埋め込まれたセルプレート５と、電荷蓄積電極３と
１両者を隔離する容量絶縁膜４とからなり、電荷蓄積電
極３を拡散層９と同一の立上り高さに延設して電極３と
拡散層９とを連続させている。
トランジスタとキャパシタ部とを有している。電界効果
トランジスタは、シリコン基板１に形成された拡散層９
，９と、ゲート酸化膜７を介して積層されたゲート電極
８を含み、ゲート電極８は層間絶縁膜６に埋め込まれ、
層間絶縁膜６に積層されたビット線１１がコンタクト孔
１０を通して拡散層９に接続されている。キャパシタ部
はシリコン基板１上のシリコン酸化膜２に形成された溝
内に埋め込まれたセルプレート５と、電荷蓄積電極３と
１両者を隔離する容量絶縁膜４とからなり、電荷蓄積電
極３を拡散層９と同一の立上り高さに延設して電極３と
拡散層９とを連続させている。
電荷Ｍ積電極３と拡散Ｍ９とは後に説明するように溝の
内面を含んでウェハの全面に形成された同一膜厚の多結
晶シリコン膜の部分をそれぞれに加工したものである。
内面を含んでウェハの全面に形成された同一膜厚の多結
晶シリコン膜の部分をそれぞれに加工したものである。
第２図（ａ）〜（ｊ）は本発明の詳細な説明するために
１トランジスタ・１キヤパシタ型メモリセルの製造工程
における基板の断面構造を順を追って示した断面図であ
る。以後説明の便のためトランジスタはｎチャネル型を
用いた例を示す。ｐチャネル型にするには一般にシリコ
ン基板と拡散層の導電型をそれぞれｎチャネルの場合と
逆にすれば良ｔ）。
１トランジスタ・１キヤパシタ型メモリセルの製造工程
における基板の断面構造を順を追って示した断面図であ
る。以後説明の便のためトランジスタはｎチャネル型を
用いた例を示す。ｐチャネル型にするには一般にシリコ
ン基板と拡散層の導電型をそれぞれｎチャネルの場合と
逆にすれば良ｔ）。
第２図（ａ）において、面方位（１００） Ｐ型シリコ
ン基板１２に熱酸化によりシリコン酸化膜１３を形成す
る。次に、第２図（ｂ）のように、シリコン酸化膜１３
上にフォトリソグラフィー技術を用い、レジスト１４を
形成し、これをマスクとしてシリコン基板１２が露出す
るまでエツチングを行い開口部を設ける。
ン基板１２に熱酸化によりシリコン酸化膜１３を形成す
る。次に、第２図（ｂ）のように、シリコン酸化膜１３
上にフォトリソグラフィー技術を用い、レジスト１４を
形成し、これをマスクとしてシリコン基板１２が露出す
るまでエツチングを行い開口部を設ける。
続いてその開口部をジードロとして、選択エピタキシャ
ル成長法により開口部を埋め、第２図（ｃ）に示す選択
エピタキシャル層を得る。次に第２図（，１）に示すよ
うにレジスト１４をマスクとして選択エピタキシャル層
１５と、シリコン酸化膜１３と、シリコン基板１２によ
り側壁が構成される溝１６をエツチングにより形成する
。次いで、露出しているシリコン基板１２及び選択エピ
タキシャル層１５を熱酸化し、第２図（ｅ）の構造を得
る。その後、溝１６をレジスト１４で埋め、エッチパッ
クすることにより、第２図（ｆ）のようにシリコン酸化
膜１３のうち選択エピタキシャル層１５の上のシリコン
酸化膜１３のみを除去する。続いて、第２図（２）に示
すようにウェハ全面に多結晶シリコン膜１７を形成する
。続いて、第２図（ト）の状態において、炉アニール、
レーザアニール、もしくは電子ビームアニールなどの方
法を用いて選択エピタキシャル層１５上の多結晶シリコ
ン膜１７のみを単結晶シリコン膜１９とし、さらにフォ
トリソグラフィー技術とエツチング技術により多結晶シ
リコン膜１７を第２図（ｉ）に示す形状に形成し、次に
、レジスト１４をマスクとして溝内にリンもしくはヒ素
を注入し、溝１６の内部にある多結晶シリコン膜１７に
導電性をもたせてこれを電荷蓄積電極１８とする。さら
に、電荷蓄積電極１８上を熱酸化した後、減圧ＣＶＤ法
により多結晶シリコン暎を堆積させ、フォトリソグラフ
ィー技術とドライエツチング技術を用いて第２図（ｊ）
に示される容量絶縁膜２０と、セルプレート２１の構造
を得る。その後、単結晶シリコン膜１９上に９５０℃酸
素雰囲気中で厚さ２００人のゲート酸化膜２２を形成し
、さらに減圧ＣＶＤ法により多結晶シリコン膜を厚さ約
０．５μｍ堆積した後リンを拡散し、フォトリソグラフ
ィー技術とエツチング技術を用いてゲート電極２３を形
成する。
ル成長法により開口部を埋め、第２図（ｃ）に示す選択
エピタキシャル層を得る。次に第２図（，１）に示すよ
うにレジスト１４をマスクとして選択エピタキシャル層
１５と、シリコン酸化膜１３と、シリコン基板１２によ
り側壁が構成される溝１６をエツチングにより形成する
。次いで、露出しているシリコン基板１２及び選択エピ
タキシャル層１５を熱酸化し、第２図（ｅ）の構造を得
る。その後、溝１６をレジスト１４で埋め、エッチパッ
クすることにより、第２図（ｆ）のようにシリコン酸化
膜１３のうち選択エピタキシャル層１５の上のシリコン
酸化膜１３のみを除去する。続いて、第２図（２）に示
すようにウェハ全面に多結晶シリコン膜１７を形成する
。続いて、第２図（ト）の状態において、炉アニール、
レーザアニール、もしくは電子ビームアニールなどの方
法を用いて選択エピタキシャル層１５上の多結晶シリコ
ン膜１７のみを単結晶シリコン膜１９とし、さらにフォ
トリソグラフィー技術とエツチング技術により多結晶シ
リコン膜１７を第２図（ｉ）に示す形状に形成し、次に
、レジスト１４をマスクとして溝内にリンもしくはヒ素
を注入し、溝１６の内部にある多結晶シリコン膜１７に
導電性をもたせてこれを電荷蓄積電極１８とする。さら
に、電荷蓄積電極１８上を熱酸化した後、減圧ＣＶＤ法
により多結晶シリコン暎を堆積させ、フォトリソグラフ
ィー技術とドライエツチング技術を用いて第２図（ｊ）
に示される容量絶縁膜２０と、セルプレート２１の構造
を得る。その後、単結晶シリコン膜１９上に９５０℃酸
素雰囲気中で厚さ２００人のゲート酸化膜２２を形成し
、さらに減圧ＣＶＤ法により多結晶シリコン膜を厚さ約
０．５μｍ堆積した後リンを拡散し、フォトリソグラフ
ィー技術とエツチング技術を用いてゲート電極２３を形
成する。
次いで、自己整合的にヒ素を加速エネルギー１５０Ｋｅ
Ｖで５Ｘ１０１ｓ■−２注入し拡散層２４を形成した後
、ＣＶＤシリコン酸化膜よりなる層間絶縁膜２５を厚さ
約０．５ｐ堆積し、コンタクト孔２６を開孔し、アルミ
に代表されるビット線２７を形成すると第２図（ｊ）に
示すような構造のメモリセルが得られる。
Ｖで５Ｘ１０１ｓ■−２注入し拡散層２４を形成した後
、ＣＶＤシリコン酸化膜よりなる層間絶縁膜２５を厚さ
約０．５ｐ堆積し、コンタクト孔２６を開孔し、アルミ
に代表されるビット線２７を形成すると第２図（ｊ）に
示すような構造のメモリセルが得られる。
本実施例によって得られるメモリセルにおいては、スイ
ッチングトランジスタと電荷蓄積電極との接合部分すな
わちセル・コンタクトが占有する平面面積が選択エピタ
キシャル層１５の側壁酸化膜とスイッチングトランジス
タのチャネル幅で決まる微小な面積となり、メモリセル
面積の縮小に好適である。
ッチングトランジスタと電荷蓄積電極との接合部分すな
わちセル・コンタクトが占有する平面面積が選択エピタ
キシャル層１５の側壁酸化膜とスイッチングトランジス
タのチャネル幅で決まる微小な面積となり、メモリセル
面積の縮小に好適である。
以上本発明の一実施例において、第２図（ｄ）の工程で
は、シリコン基板１２が露出するまでエツチングし、溝
１６の深さがシリコン酸化膜１３の膜厚と等しくなるよ
うにしたが、溝１６はその側壁の一部が選択エピタキシ
ャル層で構成されていることのみが必要であり、溝１６
の底部はシリコン酸化膜１３中にあっても、シリコン基
板１２中にあっても良い。
は、シリコン基板１２が露出するまでエツチングし、溝
１６の深さがシリコン酸化膜１３の膜厚と等しくなるよ
うにしたが、溝１６はその側壁の一部が選択エピタキシ
ャル層で構成されていることのみが必要であり、溝１６
の底部はシリコン酸化膜１３中にあっても、シリコン基
板１２中にあっても良い。
すなわち、溝１６の深さは実施例に限定されるものでは
ない。また、本実施例においては、容量絶縁膜としてシ
リコンの熱酸化膜を用いるとしたが、容量値を大きくす
ることを主目的としてシリコン酸化膜とシリコン窒化膜
のどちらか一方あるいは両方を用いて１層〜３層構造と
しても本発明の特徴が損なわれることはない。
ない。また、本実施例においては、容量絶縁膜としてシ
リコンの熱酸化膜を用いるとしたが、容量値を大きくす
ることを主目的としてシリコン酸化膜とシリコン窒化膜
のどちらか一方あるいは両方を用いて１層〜３層構造と
しても本発明の特徴が損なわれることはない。
以上のように本発明によれば、セル・コンタクトの平面
面積はシリコン基板と電荷蓄積電極とを分離する絶縁膜
の膜厚とスイッチングトランジスタのチャネル幅との積
で決まるため、セル面積を大幅に縮小でき、また、セル
・コンタクトは自己整合的に形成されるため、セル面積
の縮小に極めて有利である。
面積はシリコン基板と電荷蓄積電極とを分離する絶縁膜
の膜厚とスイッチングトランジスタのチャネル幅との積
で決まるため、セル面積を大幅に縮小でき、また、セル
・コンタクトは自己整合的に形成されるため、セル面積
の縮小に極めて有利である。
第１図は本発明の一実施例により得られるメモリセルの
構造を示す断面図、第２図（ａ）〜（ｊ）は本発明の一
実施例におけるメモリセルの製造工程を順を追って示し
た断面図、第３図は従来のメモリセルの構造を示す断面
図である。 １．１２・・・シリコン基板 ２，１３・・・シリ
コン酸化膜３．１８・・・電荷蓄積電極 ４，２０
・・・容量絶縁膜５．２１・・・セルプレート ６
，２５・・・層間絶縁膜７．２２・・・ゲート酸化膜
８，２３・・・ゲート電極９．２４・・・拡散［１
０，２６・・・コンタクト孔１１．２７・・・ビット線
１４・・・レジスト１５・・・選択エピタキ
シャル層 １６・・・溝１７・・・多結晶シリコン膜
１９・・・単結晶シリコン膵特許出願人 日本電気
株式会社
構造を示す断面図、第２図（ａ）〜（ｊ）は本発明の一
実施例におけるメモリセルの製造工程を順を追って示し
た断面図、第３図は従来のメモリセルの構造を示す断面
図である。 １．１２・・・シリコン基板 ２，１３・・・シリ
コン酸化膜３．１８・・・電荷蓄積電極 ４，２０
・・・容量絶縁膜５．２１・・・セルプレート ６
，２５・・・層間絶縁膜７．２２・・・ゲート酸化膜
８，２３・・・ゲート電極９．２４・・・拡散［１
０，２６・・・コンタクト孔１１．２７・・・ビット線
１４・・・レジスト１５・・・選択エピタキ
シャル層 １６・・・溝１７・・・多結晶シリコン膜
１９・・・単結晶シリコン膵特許出願人 日本電気
株式会社
Claims (2)
- （１）半導体基板及び該半導体基板の表面に形成された
半導体膜をその構成要素の一部とする電界効果トランジ
スタと、前記半導体基板の溝内に埋込まれたキャパシタ
部とを有し、該キャパシタ部の一方の電極を形成する前
記溝内に付された導電膜を前記半導体膜と同一の立上り
高さに延設して両膜を連続させたことを特徴とする半導
体メモリセル。 - （２）単結晶半導体基板上に第一の絶縁体膜を形成する
工程と、該第一の絶縁体膜に開口部を設ける工程と、該
開口部を単結晶半導体で埋める工程と、該単結晶半導体
を内壁の一部として有する溝を形成する工程と、前記溝
の内壁を第二の絶縁体膜で覆う工程と、全面に半導体膜
を堆積する工程と、前記単結晶半導体上の前記半導体膜
を単結晶半導体膜化する工程とを含むことを特徴とする
半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149722A JPH022672A (ja) | 1988-06-17 | 1988-06-17 | 半導体メモリセルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149722A JPH022672A (ja) | 1988-06-17 | 1988-06-17 | 半導体メモリセルとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022672A true JPH022672A (ja) | 1990-01-08 |
Family
ID=15481386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149722A Pending JPH022672A (ja) | 1988-06-17 | 1988-06-17 | 半導体メモリセルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258660B1 (en) | 1997-09-30 | 2001-07-10 | Micron Technology, Inc. | Method of making a self-aligned recessed container cell capacitor |
| WO2007032067A1 (ja) * | 2005-09-14 | 2007-03-22 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP2011502351A (ja) * | 2007-10-31 | 2011-01-20 | アギア システムズ インコーポレーテッド | ランダム・アクセス・メモリ・デバイスのトレンチ・キャパシタ漏洩電流を低減する方法 |
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1988
- 1988-06-17 JP JP63149722A patent/JPH022672A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258660B1 (en) | 1997-09-30 | 2001-07-10 | Micron Technology, Inc. | Method of making a self-aligned recessed container cell capacitor |
| US6476435B1 (en) * | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
| US6818501B2 (en) | 1997-09-30 | 2004-11-16 | Micron Technology, Inc. | Method of making a self-aligned recessed container cell capacitor |
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