JPS6156445A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6156445A JPS6156445A JP59178642A JP17864284A JPS6156445A JP S6156445 A JPS6156445 A JP S6156445A JP 59178642 A JP59178642 A JP 59178642A JP 17864284 A JP17864284 A JP 17864284A JP S6156445 A JPS6156445 A JP S6156445A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- groove
- substrate
- oxide film
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にダイナミックメモリの
メモリセルキャパシタに使用されるものである。
メモリセルキャパシタに使用されるものである。
最近の超ＬＳＩ全般にわたる微細化の要請から大容量ダ
イナミックメモリでは、メモリセルの容量低下を避ける
ために、第２図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容量増加を図って
いる。
イナミックメモリでは、メモリセルの容量低下を避ける
ために、第２図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容量増加を図って
いる。
すなわち第２図において、Ｐ型シリコン基板１の表面に
はフィールド酸化ｌＩ２が形成され、このフィールド酸
化膜２によって囲まれた素子領域には溝が設けられてい
る。この溝内面にはキャパシタ酸化膜３を介して多結晶
シリコンからなるキャパシタ電極４が埋設され、溝の基
板１側にはキャパシタの一方の電極となるＮ＋型型数散
層５形成されている。これらによりセルキャパシタが構
成されている。また、基板１上にはゲート酸化膜６を介
してトランスファゲート電極７が形成されている。更に
、このトランスファゲート電極７の両側方の基板１表面
にはＮ＋＋ソース、ドレイン領域８．９が形成されてい
る。これらによりトランスファトランジスタが構成され
ている。
はフィールド酸化ｌＩ２が形成され、このフィールド酸
化膜２によって囲まれた素子領域には溝が設けられてい
る。この溝内面にはキャパシタ酸化膜３を介して多結晶
シリコンからなるキャパシタ電極４が埋設され、溝の基
板１側にはキャパシタの一方の電極となるＮ＋型型数散
層５形成されている。これらによりセルキャパシタが構
成されている。また、基板１上にはゲート酸化膜６を介
してトランスファゲート電極７が形成されている。更に
、このトランスファゲート電極７の両側方の基板１表面
にはＮ＋＋ソース、ドレイン領域８．９が形成されてい
る。これらによりトランスファトランジスタが構成され
ている。
第２図に示すように溝型キャパシタを形成した場合、溝
側壁によって容量を増加することができる。しかし、将
来は更に微細化が進み、溝の深さを深くして側壁の面積
を増大させない限り、規定の容量の確保あるいは容量の
増大は困難となる。
側壁によって容量を増加することができる。しかし、将
来は更に微細化が進み、溝の深さを深くして側壁の面積
を増大させない限り、規定の容量の確保あるいは容量の
増大は困難となる。
ところで、溝は半導体基板上に耐エツチングマスク材を
形成し、これをマスクとして反応性イオンエツチングに
より基板をエツチングすることにより形成するが、エツ
チング時の耐エツチングマスク材との選択比、長時間エ
ツチングのための処理量の低下等の問題から溝の深さに
は限界があり、キャパシタの容凹に限界をもたらすこと
になる。
形成し、これをマスクとして反応性イオンエツチングに
より基板をエツチングすることにより形成するが、エツ
チング時の耐エツチングマスク材との選択比、長時間エ
ツチングのための処理量の低下等の問題から溝の深さに
は限界があり、キャパシタの容凹に限界をもたらすこと
になる。
したがって、従来の溝型キャパシタでは素子の微細化に
対応できない。
対応できない。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものであり、現在の
溝形成技術を用いて、更にキャパシタの各日を増加する
ことのできる半導体装置を提供しようとするものである
。
溝形成技術を用いて、更にキャパシタの各日を増加する
ことのできる半導体装置を提供しようとするものである
。
本発明の半導体装置は、半導体基板の主面に形成された
溝部をキャパシタとして用いる半導体装置において、前
記溝に面する基板内に形成された基板と逆導電型の拡散
層と、前記溝の内部に絶縁膜を介して埋設された第１の
導電材と、前記溝の内部に第１の導電材表面に形成され
た絶縁膜を介して埋設され、前記拡散層と接続された第
２の導電材とを具備したことを特徴とするものである。
溝部をキャパシタとして用いる半導体装置において、前
記溝に面する基板内に形成された基板と逆導電型の拡散
層と、前記溝の内部に絶縁膜を介して埋設された第１の
導電材と、前記溝の内部に第１の導電材表面に形成され
た絶縁膜を介して埋設され、前記拡散層と接続された第
２の導電材とを具備したことを特徴とするものである。
このような半導体装置によれば、溝内部に埋設され、互
いに絶縁膜を介して形成された第１の導電材と第２の導
電材とにより吉日を増加することができ、現在の溝形成
技術を用いても微細化に対応することができる。
いに絶縁膜を介して形成された第１の導電材と第２の導
電材とにより吉日を増加することができ、現在の溝形成
技術を用いても微細化に対応することができる。
以下、本発明をダイナミックメモリセルに適用は実施例
を第１図（ａ）〜（Ｃ）−示す製造方 １法を併記
して説明する。
を第１図（ａ）〜（Ｃ）−示す製造方 １法を併記
して説明する。
まず、Ｐ型シリコン基板１１表面に選択酸化法によりフ
ィールド酸化膜を形成した後、基板１１上に図示しない
耐エツチングマスク材を形成し、これをマスクとして反
応性イオンエツチングにより基板１１をエツチングし、
深さ４譚の溝１３を形成する。次に、前記耐エツチング
マスク材を除去した後、基板１１上に別のマスク材を形
成し、これをマスクとしてリンを拡散して溝１３に面す
る基板１１内及び基板１１の主面の一部にキャパシタの
一方の電極となるＮ＋型型数散層１４形成する。つづい
て、前記マスク材を除去した後、９００℃で熱酸化を行
ない、膜厚２００人の熱酸化膜を形成し、更に前記溝１
３の内面に沿うように全面に膜厚３０００人の第１のリ
ンドープ多結晶シリコン膜を堆積する。つづいて、基板
１１主面で前記Ｎ＋型型数散層４の一部が露出するよう
゛にこれらを順次バターニングしてキャパシタ酸化膜１
５及びキャパシタ電極（第１の導電材）１６を形成する
（第１図（ａ）図示）。次いで、熱酸化を行ない、膜厚
２００人のトランスファゲート電極のゲート酸化ｊ！１
７を形成する。この時、前記キャパシタ電極１６の表面
には膜厚３５０人の多結晶シリコン酸化膜１８が形成さ
れる。つづいて、基板１１主面に形成されている前記Ｎ
”型拡散層１４上のゲート酸化１１１７の一部を選択的
にエツチングしてコンタクトホール１９を形成する。
ィールド酸化膜を形成した後、基板１１上に図示しない
耐エツチングマスク材を形成し、これをマスクとして反
応性イオンエツチングにより基板１１をエツチングし、
深さ４譚の溝１３を形成する。次に、前記耐エツチング
マスク材を除去した後、基板１１上に別のマスク材を形
成し、これをマスクとしてリンを拡散して溝１３に面す
る基板１１内及び基板１１の主面の一部にキャパシタの
一方の電極となるＮ＋型型数散層１４形成する。つづい
て、前記マスク材を除去した後、９００℃で熱酸化を行
ない、膜厚２００人の熱酸化膜を形成し、更に前記溝１
３の内面に沿うように全面に膜厚３０００人の第１のリ
ンドープ多結晶シリコン膜を堆積する。つづいて、基板
１１主面で前記Ｎ＋型型数散層４の一部が露出するよう
゛にこれらを順次バターニングしてキャパシタ酸化膜１
５及びキャパシタ電極（第１の導電材）１６を形成する
（第１図（ａ）図示）。次いで、熱酸化を行ない、膜厚
２００人のトランスファゲート電極のゲート酸化ｊ！１
７を形成する。この時、前記キャパシタ電極１６の表面
には膜厚３５０人の多結晶シリコン酸化膜１８が形成さ
れる。つづいて、基板１１主面に形成されている前記Ｎ
”型拡散層１４上のゲート酸化１１１７の一部を選択的
にエツチングしてコンタクトホール１９を形成する。
つづいて、全面に第２のリンドープ多結晶シリコン膜を
堆積した後、バターニングしてトランスファゲート電極
２０及び前記溝１３内にキャパシタ電極１６表面に形成
された多結晶シリコン酸化膜１８を介して埋設され、前
記Ｎ＋型型数散層４と接続した多結晶シリコン膜パター
ン（第２の導電材）２１を形成する（同図（ｂ）図示）
。次いで、トランスファゲート電極２０及び多結晶シリ
コン膜パターン２１をマスクとして例えばヒ素をイオン
注入することによりＮ＋＋ソース、ドレイン領域２２．
２３を形成する。つづいて、全面に層間絶縁膜２４を堆
積した後、コンタクトホール２５を開孔する。つづいて
、全面にＡＲ膜を蒸着した後、バターニングしてビット
線２６を形成する（同図（Ｃ）図示）。
堆積した後、バターニングしてトランスファゲート電極
２０及び前記溝１３内にキャパシタ電極１６表面に形成
された多結晶シリコン酸化膜１８を介して埋設され、前
記Ｎ＋型型数散層４と接続した多結晶シリコン膜パター
ン（第２の導電材）２１を形成する（同図（ｂ）図示）
。次いで、トランスファゲート電極２０及び多結晶シリ
コン膜パターン２１をマスクとして例えばヒ素をイオン
注入することによりＮ＋＋ソース、ドレイン領域２２．
２３を形成する。つづいて、全面に層間絶縁膜２４を堆
積した後、コンタクトホール２５を開孔する。つづいて
、全面にＡＲ膜を蒸着した後、バターニングしてビット
線２６を形成する（同図（Ｃ）図示）。
第１図（Ｃ）図示のダイナミックメモリセルは、基板１
１に形成された溝１３に面する基板１１内にＮ＋型型数
散層１４形成され、溝１３の内部にキャパシタ酸化膜１
５を介してキャパシタ電極１６が埋設され、更に溝１３
の内部にキャパシタ電極１６表面に形成された多結晶シ
リコン酸化膜１８を介して多結晶シリコン膜パターン２
１が埋設され、この多結晶シリコン膜パターン２１がＮ
＋型型数散層１４接続されて同電位となっている。
１に形成された溝１３に面する基板１１内にＮ＋型型数
散層１４形成され、溝１３の内部にキャパシタ酸化膜１
５を介してキャパシタ電極１６が埋設され、更に溝１３
の内部にキャパシタ電極１６表面に形成された多結晶シ
リコン酸化膜１８を介して多結晶シリコン膜パターン２
１が埋設され、この多結晶シリコン膜パターン２１がＮ
＋型型数散層１４接続されて同電位となっている。
しかして上記ダイナミックメモリによれば、セルキャパ
シタを構成するキャパシタ電極１６が従来のキャパシタ
酸化膜１５を介して基板１１側のＮ＋型型数散層１４形
成する容量の他に、多結晶シリコン酸化膜１８を介して
多結晶シリコン膜パターン２１と容量を形成したことに
なり、溝１３の寸法にもよるが従来のキャパシタに比べ
て２倍１ 近く容量を増加することができる。
シタを構成するキャパシタ電極１６が従来のキャパシタ
酸化膜１５を介して基板１１側のＮ＋型型数散層１４形
成する容量の他に、多結晶シリコン酸化膜１８を介して
多結晶シリコン膜パターン２１と容量を形成したことに
なり、溝１３の寸法にもよるが従来のキャパシタに比べ
て２倍１ 近く容量を増加することができる。
なお、上記ダイナミックメモリセルの製造工程において
、第１図（ｂ）の工程でコンタクトホール１９を開孔す
るためにマスク合わせ工程が１回増加するが、セル面積
をほとんど変更することなく、しかも溝１３の深さを従
来より深くする必要はない。
、第１図（ｂ）の工程でコンタクトホール１９を開孔す
るためにマスク合わせ工程が１回増加するが、セル面積
をほとんど変更することなく、しかも溝１３の深さを従
来より深くする必要はない。
以上詳述した如く本発明によれば、現在の溝形成技術を
用いて、更にキャパシタの容量を増加することができ、
素子の微細化に対応し得るダイナミンクメモリ等の半導
体装置を提供できるものである。
用いて、更にキャパシタの容量を増加することができ、
素子の微細化に対応し得るダイナミンクメモリ等の半導
体装置を提供できるものである。
第１図（ａ）〜（Ｃ）は本発明の実施例におけるダイナ
ミックメモリセルを得るための製造工程を示す断面図、
第２図は従来のダイナミックメモリセルの断面図である
。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・溝、１４・・・Ｎ＋型型数散層１５・
・・キャパシタ酸化膜、１６・・・キャパシタ電極、１
７・・・ ４．１トランスフアゲートのゲート酸
化膜、１８・・・多結晶シリコン酸化膜、１９．２５・
・・コンタクトホール、２ｏ・・・トランスファゲート
電極、２１・・・多結晶シリコン膜パターン、２２．２
３・・・Ｎ４″型ソース、ドレイン領域、２４・・・層
間絶縁膜、２６・・・ピット線。 出願人代理人 弁理士 鈴江武彦 第１図
ミックメモリセルを得るための製造工程を示す断面図、
第２図は従来のダイナミックメモリセルの断面図である
。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・溝、１４・・・Ｎ＋型型数散層１５・
・・キャパシタ酸化膜、１６・・・キャパシタ電極、１
７・・・ ４．１トランスフアゲートのゲート酸
化膜、１８・・・多結晶シリコン酸化膜、１９．２５・
・・コンタクトホール、２ｏ・・・トランスファゲート
電極、２１・・・多結晶シリコン膜パターン、２２．２
３・・・Ｎ４″型ソース、ドレイン領域、２４・・・層
間絶縁膜、２６・・・ピット線。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (2)
- （１）半導体基板の主面に形成された溝部をキャパシタ
として用いる半導体装置において、前記溝に面する基板
内に形成された基板と逆導電型の拡散層と、前記溝の内
部に絶縁膜を介して埋設された第１の導電材と、前記溝
の内部に第１の導電材表面に形成された絶縁膜を介して
埋設され、前記拡散層と接続された第２の導電材とを具
備したことを特徴とする半導体装置。 - （２）キャパシタをダイナミックメモリのセルキャパシ
タとして用いることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178642A JPS6156445A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178642A JPS6156445A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156445A true JPS6156445A (ja) | 1986-03-22 |
Family
ID=16052026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178642A Pending JPS6156445A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156445A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62222665A (ja) * | 1986-03-25 | 1987-09-30 | Seiko Epson Corp | 半導体記憶装置の製造方法 |
| JPS62248248A (ja) * | 1986-04-22 | 1987-10-29 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH0294466A (ja) * | 1988-09-16 | 1990-04-05 | Samsung Electron Co Ltd | ダブルキャパシターとその製造方法 |
| US4999689A (en) * | 1987-11-06 | 1991-03-12 | Sharp Kabushiki Kaisha | Semiconductor memory |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| US5187566A (en) * | 1988-02-26 | 1993-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
| WO2002067330A3 (de) * | 2001-02-21 | 2003-03-20 | Infineon Technologies Ag | Elektrodenanordnung zur ladungsspeicherung und entsprechendes herstellungsverfahren |
| DE10358299A1 (de) * | 2003-12-12 | 2005-07-14 | Infineon Technologies Ag | Kondensatorbauelement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
| JPS58213460A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-08-28 JP JP59178642A patent/JPS6156445A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
| JPS58213460A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体集積回路装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS62222665A (ja) * | 1986-03-25 | 1987-09-30 | Seiko Epson Corp | 半導体記憶装置の製造方法 |
| JPS62248248A (ja) * | 1986-04-22 | 1987-10-29 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4999689A (en) * | 1987-11-06 | 1991-03-12 | Sharp Kabushiki Kaisha | Semiconductor memory |
| US5187566A (en) * | 1988-02-26 | 1993-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| JPH0294466A (ja) * | 1988-09-16 | 1990-04-05 | Samsung Electron Co Ltd | ダブルキャパシターとその製造方法 |
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
| WO2002067330A3 (de) * | 2001-02-21 | 2003-03-20 | Infineon Technologies Ag | Elektrodenanordnung zur ladungsspeicherung und entsprechendes herstellungsverfahren |
| US6821861B1 (en) | 2001-02-21 | 2004-11-23 | Infineon Technologies Ag | Method for fabricating an electrode arrangement for charge storage |
| DE10358299A1 (de) * | 2003-12-12 | 2005-07-14 | Infineon Technologies Ag | Kondensatorbauelement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61183952A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0133945B2 (ja) | ||
| JPH0365905B2 (ja) | ||
| KR930009016B1 (ko) | 반도체장치의 배선접촉구조 및 그 제조방법 | |
| KR920001635B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| JPS60213053A (ja) | 半導体メモリ素子 | |
| JPS6156445A (ja) | 半導体装置 | |
| US5372965A (en) | Method for fabricating capacitor of semiconductor memory device | |
| JPS62259464A (ja) | 半導体記憶装置の製造方法 | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPS6156444A (ja) | 半導体装置 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| US5160988A (en) | Semiconductor device with composite surface insulator | |
| JPH03259567A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPS63110770A (ja) | 半導体記憶装置 | |
| JPH03257859A (ja) | 半導体装置の製造方法 | |
| JPH01189949A (ja) | 半導体記憶装置の製造方法 | |
| JP3004280B2 (ja) | 半導体メモリセル | |
| JP2511852B2 (ja) | 半導体装置の製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 |