JPH01189949A

JPH01189949A - 半導体記憶装置の製造方法

Info

Publication number: JPH01189949A
Application number: JP63015624A
Authority: JP
Inventors: Takami Makino; 牧野　孝実; Takaaki Suzuki; 孝章鈴木; Takeshi Matsutani; 松谷　毅; Manabu Oguri; 小栗　学
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-01-26
Filing date: 1988-01-26
Publication date: 1989-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は半導体記憶装置の製造方法、特に溝掘り技術を
応用した蓄積電Ｉｉ（トレンチキャパシタ）を有する高
集積、高性能のＭＯＳダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）セルの蓄積容量の形成方法に関し、該蓄積容量を形成する溝部を浅くして、該溝部内の蓄積
電極面積を増加させ、蓄積容量の増加を図ることを目的
とし、フィールド絶縁膜に画定された半導体基板上の領域に、
一対の不純物拡散領域とゲート電極とを含む転送トラン
ジスタを形成する工程と、溝部に蓄積電極、誘電体膜及
び対向電極を含む蓄積容量を形成する工程を有し、前記電極を導電体膜により、断面櫛状に、かつ前記誘電
体膜を絶縁膜により、断面襞状に自己整合的に形成する
ことを含み構成する。

〔産業上の利用分野］本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば、溝掘り技術を応用した蓄積容量（トレ
ンチキャパシタ）を有する高集積、高性能のＭＯＳダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）セルの蓄
積容量の形成方法に関するものである。

〔従来の技術〕

第４図は従来例の製造方法に係るＤＲＡＭセルの説明図
である。

第４図（ａ）はＭＯ３ＤＲＡＭセルの電気回路図である
。図において、Ｔはデータ（電荷）を転送するＭｏＳト
ランジスタ等により構成される転送トランジスタ、Ｃは
電荷を蓄積する蓄積電ｆｉ（トレンチキャパシタ）、Ｗ
Ｌはワード線、ＢＬはピント線である。なお、４は蓄積
を掻、５は誘電体膜、６は対向電極である。

同図（ｂ）はｎチャンネル型ＭＯ３ＤＲＡＭセル構造を
示す断面図である。図において、１はｐ型エピタキシャ
ル層等のｐ型Ｓｉ基板、２はロコス法等により形成され
るフィールド酸化膜、３は蓄積電量Ｃを形成する溝部で
ある。

４は溝部３を包含する領域のｐ型Ｓｉ基板１に、Ａｓ”
イオン等を注入して形成されるｎ゛不純物拡散領域であ
り、蓄積容量Ｃの蓄積電極である。

５は溝部３の内面を包含するＳｉＯ□膜や５ｉｓＮ＜　
Ｂ等の絶縁膜により形成される蓄積容量Ｃの誘電体膜で
ある。

６は誘電体膜５を設けた溝部３に形成される蓄積電１ｃ
の対向電極であり、不純物イオンをドープしたポリＳｉ
膜により形成されている。

７．８はＡｓ＋イオン等を拡散して形成されるｎ°不純
物拡散領域であり、転送トランジスタＴのソース又はド
レインである。なおドレイン７と蓄積電極４とは電気的
に接続されている。

ＷＬはポリＳｉ膜等により形成されるゲート電極であり
、これを延在させたものがワード線である。

９はワード線ＷＬや蓄積容量Ｃを絶縁する絶縁膜であり
、Ｓ４０ｇ膜等により形成される。

ＢＬは、不純物イオンを含有したポリＳｉ膜やポリサイ
ド膜、アルミ膜等により形成されるビット線である。な
お１０はビット線ＢＬを絶縁するＰＳＣ膜等である。

〔発明が解決しようとする問題点〕

ところで従来例によれば、半導体記憶装置の集積度の増
加と、半導体素子の微細化とに従ってＤＲＡＭセルの蓄
積容量Ｃの形成領域がますます縮小化される。

このため次のような問題点がある。

■蓄積電１ｃを形成する溝部３のアスペクト比（溝部の
深さ／溝部の幅）が大きくなり、製造余裕度や生産歩留
りが低下する。

■蓄積電極面積に依存する蓄積容量Ｃの減少により、α
線入射等を原因とするソフトエラーが増大したり、ＤＲ
ＡＭセルのメモリ特性の信頼度が低下する。

本発明はかかる従来例の問題点に鑑み創作されたもので
あり、蓄積容量を形成する溝部を浅くして、該溝部内の
蓄積電極面積を増加させ、蓄積容量の増加を図ることを
可能とする半導体記憶装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明の半導体記憶装置の製造方法はその原理図を第１
図に、その一実施例を第２．３図に示すように、フィー
ルド絶縁膜１２に画定された半導体基板ｌｌ上の領域に
、一対の不純物拡散領域１７．１８とゲート電極ＷＬと
を含む転送トランジスタＴ０を形成する工程と、溝部１３に蓄積電極１４、誘電体膜１５及び対向電極１
６を含む蓄積容量Ｃ０を形成する工程を有し、前記電極１４．１６を導電体膜により、断面櫛状に、か
つ前記誘Ｔ８．体膜１５を絶縁膜により、断面襞状に自
己整合的に形成することを特徴とし、上記目的を達成す
る。

〔作用〕

本発明によれば、溝部に設けるＭ積容量は、蓄積電極、
対向電極を導電体膜により断面櫛状に、また誘電体膜を
絶縁膜により断面襞状に自己整合的に形成されている。

このため、溝部を浅くしても、蓄積電極面積を広（する
ことができるので、蓄積容量を増加させることが可能と
なる。

これにより、咳溝部のアスペクト比を小さくすることが
でき、工程余裕度や生産歩留りを向上させること及び蓄
積容量の増加により、α線入射等を原因とするソフトエ
ラーを減少させることができ、ＤＲＡＭセルのメモリ特
性の信軌度を向上させること等が可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。

第２．３図は本発明の実施例に係る半導体記憶装置の製
造方法を説明する図であり、第２図は本発明の第１の実
施例に係るＭＯ３ＤＲＡＭセルの形成工程図を示してい
る。

図において、例えばｎチャンネル型ＭＯ３ＤＲＡＭセル
を形成する場合について、まずｐ型Ｓｉ基板２１等を選
択ＬＯＣＯ３法等により酸化して、フィールド酸化膜２
２を形成する。これにより、転送トランジスタＴ１や蓄
積電１１ｃＩを形成する領域を画定する。その後、全面
に耐熱酸化性絶縁膜である５ｉＪａ膜２３を形成し、さ
らに溝掘り技法等により選択的にｐ型Ｓｉ基板２１に溝
部２４を形成する。なお溝部２４の幅は、０．５〜１μ
ｍ程度、またその深さはその２倍程度である（同図（ａ
））。

次いで、溝部２４の内面に例えばＡｓ’イオンをイオン
注入装置等により注入し、ｎ゛不純物拡散領域２５を形
成する。なお、ｎ°不純物拡散領域２５は蓄積容量Ｃ４
を構成するＭ積電Ｉｆｉ！１４となる（同図（ｂ））。

次に、Ｐ型Ｓｉ基板２１を例えば酸素雰囲気中で熱処理
して、溝部２４の内面を酸化し、膜厚５００人程鹿のＳ
ｉＯ２膜２６膜形６し、溝部２４を画定する。なお、Ｓ
ｉＯ□膜２６膜対６積電Ｎ　ｃ　＋を構成する誘電体膜
１５となる。その後全面に膜厚２０００人程度０不純物
イオンをドープしたポリＳｉ膜２７等の導電体膜を低圧
ＣＶＤ法等により形成する。なお、ポリＳｉ膜２７は蓄
積容量ＣＩを構成する対向電極１６となる（同図（Ｃ）
）。

さらに、ＲＩＥ法等のエッチングガス２８により、５ｉ
３Ｎａ膜２３をストンパーにしてポリＳｉ膜２７をエツ
チングし、溝部２４の底部の５ｉＯｚ膜２６を露出する
。なおエツチングガス２８には、ＣＣ１，１０，ガスを
用いる（同図（ｄ））。

次に、ポリＳ１膜２７を熱酸化して膜厚５００人程鹿の
５ｉＯｔ膜２９を形成する。その後、全面に膜厚２００
０人程度０不純物イオンをドープしたポリＳｉ膜３０を
形成する（同図（ｅ））。

次いで、ＲＩＥ法等のエッチングガス３１により５ｉＪ
ａ膜２３をストッパーにして、ポリＳｉ膜３０と溝部２
４の底部の５ｉＯｚ膜２６とをエツチングして、ｐ型Ｓ
ｉ膜２１を露出する。なお、エツチングガス３１はポリ
Ｓｉ膜３０に対しては、ｃｃｐ。

１０２ガスを用い、ＳｉＯ□膜２６膜対６ては、ＣＦ。

１０□ガスを用いる（同図（ｒ））。

次に、全面に不純物イオンをドープしたポリＳｉ膜３２
を形成し、溝部２４をポリＳ１膜３２により埋め込む。

その後、ＲＩＥ法等のエツチングガス３３によりオーバ
ーエツチングし、溝部２４内のポリ５ｉｌｌｉ３０及び
３２を選択的に除去する。なおポリＳｉ膜３０及び３２
は、ｎ°不純物拡散領域２５と共に蓄積容量Ｃ１を構成
する蓄積電極１４となる（同図（ｇ））。

さらに、溝部２４に露出するポリＳｉ膜３０及び３２を
熱酸化して、膜厚５００人程鹿のＳｉＯ□膜３４膜形４
し、その後溝部２４に不純物イオンをドープしたポリＳ
ｉ膜３５を埋め込む（同図（ｈ））。

次いで、Ｓｉ島模膜２９選択的にフッ酸（ＨＦ）等の水
溶液によりウェットエツチングして、除去し、全面に膜
厚１０００人程度０不純物イオンをドープしたポリＳｉ
膜３６を形成する。その後レジスト膜３７をマスクにし
て、ＲＩＥ等により溝部２４上部以外のポリＳｉ膜３６
をエッチングする（同図（ｉ））。

次に、ポリＳｉ膜３６を熱処理して、膜厚５００人程鹿
の５ｉｎ２膜３８を形成する。これにより、ボ’ＪＳｉ
膜２７．３５．３６から成る対向電極１６と、ポリＳｉ
膜３０．３２から成る蓄積電極１４とを断面櫛状に、か
つＳｉＯ□膜２６，２９．３４から成る誘電体膜１６を
襞状にする蓄積容量ＣＩを形成することができる（同図
（ｊ））。

次いで、耐酸化性絶縁膜２３を除去した後ゲート酸化膜
を形成し、その後ポリＳｉ膜等によりゲート電極又はそ
れを延在するワード線ＷＬを形成する。

さらに、蓄積容量Ｃ１を形成したｐ型Ｓｉ基板２１に、
Ａｓ”イオン等を選択的に注入して、ｎ０不純物拡散領
域３９．４０を形成する。なお、ｎ０不純物拡散領域３
９．４０は転送トランジスタＴ。

におけるソース又はドレインであり、ドレイン３９とｎ
゛不純物拡散領域２５とは電気的に接続される。

次に該ワード線ＷＬ、を絶縁するＳｉＯ２膜４１膜形１
し、さらにソース４０と接続するビット線ＢＬ、を形成
する。その後、ビット線ＢＬ、を絶縁するＰＳＧ膜４２
等を形成する（同図（ｈ））。

コレニヨり第１の実施例に係るｎチャンネル型ＭＯ３Ｄ
ＲＡＭセルを形成することができる。

第３図は、本発明の第２の実施例に係るＭＯ３ＤＲＡＭ
セルの形成工程図を示している。なお、第１の実施例と
異なるのは、蓄積電極１４や対向電極１６の櫛状や、誘
電体膜１５の襞状を２回折り込んだ形状にしている点で
ある。

図において、第１の実施例と同様にｎチャンネル型ＭＯ
３ＤＲＡＭセルの場合について、まずＰ型Ｓｉ基板５１
にフィールド酸化膜５２と、５ｉ３Ｎｎ膜５３と、溝部
５４とを形成し、転送トランジスタＴ２と蓄積電ＩＣＺ
の形成領域を画定する（同図（ａ））。

次に溝部５４を包含する領域にｎ゛不純物拡散領域５５
を形成する（同図（ｂ））。

次いで溝部５４の内面を酸化して、３ｉＯｚ膜５６を形
成し溝部５４を画定する。その後、第１の実施例よりも
薄い膜厚１０００人程度０不純物イオンをドープしたポ
リＳｉ膜５７等の導電体膜をＰ型Ｓｉｉ板５１の全面に
低圧ＣＶＤ法等により形成する（同図（Ｃ））。

さらに、ＲＩＥ等のエツチングガス５８により、Ｓｉ３
）Ｌｍ膜５３をストッパーにしてポリＳｉ膜５７をエツ
チングし、溝部５４の底部の５ｉＯｚ膜５６を露出する
（同図（ｄ））。

次にポリ５ｉｌｌ！５７を熱酸化して膜１！！５００人
程度のＳｉＯ□Ｆ！５９を形成し、その後全面に膜厚１
０００人程度０不純物イオンをドープしたポリＳｉ膜６
０を形成する（同図（ｅ））。

次いで、ＲＩＥ法等のエツチングガス６１により、Ｓｉ
＋Ｎａ膜５３をストッパーにして、ポリＳｉ膜６０と溝
部５４の底部のＳｉＯ□膜５６とをエッチングし、ｐ型
Ｓｉ基板５１を露出する。なおエツチングガス６１は、
第１の実施例と同様である（同図（ｆ））。

なお、同図（ｆ）に至るまでの形成工程は、ボ’ＪＳｉ
膜５７や６０の膜厚が異なる点を除けば第１の実施例と
同様である。しかし、第２の実施例では不純物イオンを
ドープしたポリＳｉ膜６２を第１の実施例のように溝部
５４に埋め込まずに、膜厚１０００人程度０不ポリＳｉ
膜６２をｐ型Ｓｉｉ仮５１の全面に低圧ＣＶＤ法等によ
り形成する。その後、５ｉｓＮａ　ｌＩ！５３をストン
パーにしてＲＩＥ法等のエツチングガス６３によりポリ
５ｉｌｐＪ６２をエッチングし、溝部５４の底部のポリ
Ｓｉ膜６２を除去して、ｐ型Ｓｉ基板５１を露出する（
同図（ｇ））。

次いで、ｐ型Ｓｉ基板５１を露出した溝部５４にホトリ
ソグラフィ法等により、レジスト膜６４を形成し、該溝
部５４を仮に埋め込んでＳｉ基板５１の保護膜とする。

その後ＲＩＥ法等の工・７チングガス６５により、ポリ
５ｉｌｌｉ６０．　６２をオーバーエッチングをする。

なお溝部５４内に残留したポリＳｉ膜６０．６２は蓄積
容量Ｃ２を構成する蓄積電極１４となる（同図（ｈ））
。

その後、レジスト膜６４を除去し、膜厚５００人程鹿の
ＣＶＤ法等によるＳｉＯ□膜６６をｐ型Ｓｉ基板５１の
全面に形成する。

次いで、全面に膜厚３０００人程度０不純物イオンを含
有したポリＳｉ膜６７を低圧ＣＶＤ法により形成する（
同図（ｉ））。

次に、ポリＳｉ膜６７をＲＩＥ法等のエツチングガス６
８によりエツチングし、その後フッ酸等の水溶液により
ＳｉＯ□膜５９と６６とをウェットエツチングして除去
する（同図（ｊ））。

次いで、ｐ型Ｓｉ基板５１の全面に不純物イオンをドー
プしたポリＳｉ膜６９を形成し、溝部５４上にレジスト
膜７０を形成する。さらに、ポリ５ｉｌｐＪ６９をＲＩ
Ｅ法等のドライエツチングによりレジスト膜７０をマス
クにして選択的に除去し、パターニングする（同図（ｋ
））。

その後、該基板５１を熱処理してポリＳｉ膜６９を酸化
し、Ｓｉｎｇ膜７１膜形１する。これにより自己整合的
にポリＳｉ膜５７，６７．６９から成る対向電極１６と
、ポリＳｉ膜６０．６２から成る蓄積電極１４とを断面
櫛状に、かつＳｉＯ□膜５６，５９．６７から成る誘電
体膜１５を襞状にする蓄積容量Ｃ２を形成することがで
きる（同図（ｊ２））。

さらに、第１の実施例と同様に蓄積容量Ｃ２を形成した
ｐ型Ｓｉ基板５１に、ドレイン７２と、ソース７３とワ
ード線ＷＬ、と、Ｓｉｎ、膜７４と、ビット線ＢＬ、と
、ＰＳＧ膜７５とを形成する（同図（ｍ））。

これにより第２の実施例に係るｎチャンネル型ＭＯ３Ｄ
ＲＡＭセルを形成することができ、第１の実施例に比べ
て、第２の実施例では対向電極１６や蓄積電極１４を櫛
状に形成する工程と、誘電体膜１５を襞状に形成する工
程を２回繰り返しているので、蓄積電極面積を増加させ
ることができる。このため、同一の溝部に対する第１の
実施例の蓄積容量Ｃ１に比べて第２の実施例の蓄積容量
Ｃ２を増加させることが可能となる。

このようにして、溝部２４．５４に設ける蓄積容量Ｃ，
，Ｃ，が蓄積電極１４．対向ＴＧ、掻１６を不純物イオ
ンを含むポリＳｉ膜２７．３０，３２゜３５．３６及び
５７．６０，６２，６７．６９等の導電体膜により断面
櫛状に、また誘電体膜１５が５ｔｏｚｌｌ１等の絶縁膜
により断面襞状に、かつ自己整合的に形成されている。

このため溝部２４や５４の輻０．５〜１μｍに対してそ
の深さを２倍程度に浅くしても、蓄積電極面積を広くす
ることができ、蓄積電１ｃ＋　、ｃｚを従来に比べて増
加させることが可能となる。

〔発明の効果〕

以上説明したように本発明によれば、浅い溝部に電極を
櫛状に、誘電体膜を襞状に形成することができ、蓄積容
量を増加させることが可能となる。

このため、該溝部のアスペクト比を小さくすることがで
き、工程余裕度や生産歩留りを向上させること、及び蓄
積容量の増加により、α線入射等を原因とするソフトエ
ラーを減少させることが可能となる。

これにより、超微細、高性能及び高集積度の半導体記憶
装置を製造することが可能となる。

【図面の簡単な説明】

第１図は、本発明の半導体記憶装置の形成方法に係る原
理図、第２図は、本発明の第１の実施例に係るＭＯ３ＤＲＡＭ
セルの形成工程図、第３図は、第２の実施例に係るＭＯ３ＤＲＡＭセルの形
成工程図、第４図は、従来例の製造方法に係るＭＯ３ＤＲＡＭセル
の説明図である。（符号の説明）１．１１，２１．５１・・・ｐ型Ｓｉ基板（−導電型の
半導体基板）、２．１２．２２．５２・・・フィールド酸化膜（フィー
ルド絶縁膜）、３．１３，２４．５４・・・溝部、４．１４・・・蓄積電極、５．１５・・・誘電体膜、６．１６・・・対向電極、７．８．１７．１Ｂ、３９．４０．７２．７３・・・ド
レイン又はソース（不純物拡散領域）、９．２６，２９
，３４，３８，４１．５６゜５９、６６．７１．７４−
５ｉＯｚ膜（第２〜５の絶縁膜）、１０．４２．７５・・・ＰＳＧ膜（絶縁膜）、２３．５
３・・・５ｔ３Ｎａ膜（耐熱酸化性絶縁膜又は第１の絶
縁膜）、２５．５５・・・ｎ°不純物拡散領域（反対導電型の不
純物拡散領域）、２１．３０，３２．３５，３６．５７，６０゜６２．６
７．６９・・・ポリＳｉ膜（第１〜５の導電ＩＩ！Ｊ）
、２Ｂ、３１，３３．５Ｂ、６１．６３．６５゜６８・・
・エッチングガス、 −３７，６４，７０・・・レジスト膜（スペーサ保護膜
）、Ｔ、Ｔ、〜Ｔ、・・・転送トランジスタ、Ｃ，Ｃ，〜Ｃ
２・・・蓄積容量（トレンチキャパシタ）、ＢＬ、ＢＬ、　、ＢＬ、・・・ビット線、ＷＬ、ＷＬ、
〜ＷＬ２・・・ワード線（ゲート電極）。（ａ）つＬ（ｂ）（ｃ）本発明の第１の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程図筒　２　図（その１）（ｅ）（ｆ）本発明の第１の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程間第　２　図（その２）（ｉ）本発明の第１の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程間第　２　図（その３）（ｊ）（ｈ）本発明の第１の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程間第　２　図（その４）（Ｑ）（ｂ）（Ｃ）本発明の第２の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程間第　３　図（その１）（ｆ）本発明の第２の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程図箱　３　図（その２）（ｈ）（ｉ）本発明の第２の実施例に係るルＳＤＲＡＭセルの形成工
程図箱　３　図（その３）、６８工／チングガス（ｋ）本発明の第２の実施例に係るＩ／Ｄｓ　ＤＲＡＭセルの
形成工程図箱　３　図（その４）（ｍ）本発明の第２の実施例に係るＭＯＳ　ＤＲＡＭセルの形
成工程図箱　３　図（その５）

Claims

【特許請求の範囲】

（１）フィールド絶縁膜（１２）に画定された半導体基
板（１１）上の領域に、一対の不純物拡散領域（１７、
１８）とゲート電極（ＷＬ）とを含む転送トランジスタ
（Ｔ＿０）を形成する工程と、溝部（１３）に蓄積電極
（１４）、誘電体膜（１５）及び対向電極（１６）を含
む蓄積容量（Ｃ＿０）を形成する工程を有し、前記電極（１４、１６）を導電体膜により、断面櫛状に
、かつ前記誘電体膜（１５）を絶縁膜により、断面襞状
に自己整合的に形成することを特徴とする半導体記憶装
置の製造方法。
（２）フィールド絶縁膜（２２）で画定された一導電型
の半導体基板（２１）上に第１の絶縁膜（２３）を形成
し、その後該基板（２１）に選択的に溝部（２４）を形
成する工程と、前記溝部（２４）を包含する前記基板（２１）の領域に
反対導電型の不純物拡散領域（２５）を形成する工程と
、前記溝部（２４）の内面を熱処理して、第２の絶縁膜（
２６）を形成し、その後全面に第１の導電体膜（２７）
を形成する工程と、前記第１の導電体膜（２７）を異方性エッチングにより
、選択的に除去して、前記溝部（２４）の底部の第２の
絶縁膜（２６）を露出する工程と、前記溝部（２４）の
第１の導電体膜（２７）の表面を熱処理して、第３の絶
縁膜（２９）を形成し、その後全面に第２の導電体膜（
３０）を形成する工程と、前記第２の導電体膜（３０）と、第２の絶縁膜（２６）
とを異方性エッチングにより選択的に除去して、前記溝
部（２４）内に一導電型の半導体基板（２１）を露出す
る工程と、前記溝部（２４）に第３の半導体膜（３２）を埋め込み
、さらに、第２、３の導電体膜（３０、３２）を異方性
エッチングにより選択的に除去する工程と、前記溝部（２４）の第２、３の導電体膜（３０、３２）
の表面を熱処理して第４の絶縁膜（３４）を形成し、そ
の後、前記溝部（２４）に第４の導電体膜（３５）を埋
め込む工程と、前記第４の絶縁膜（３４）を等方性エッチングにより選
択的に除去して第１の導電体膜（２７）を露出し、その
後前記溝部（２４）の第１及び第４の導電体膜（２７、
３５）上に第５の導電体膜（３６）を形成する工程と、前記第５の導電体膜（３６）の表面を熱処理して、第５
の絶縁膜（３８）を形成する工程とを有することを特徴
とする特許請求の範囲第１項に記載する半導体記憶装置
の製造方法。
（３）フィールド絶縁膜（５２）で画定された一導電型
の半導体基板（５１）上に第１の絶縁膜（５３）を形成
し、その後、該基板（５１）に選択的に溝部（５４）を
形成する工程と、前記溝部（５４）を包含する前記基板（５１）の領域に
、反対導電型の不純物拡散領域（５５）を形成する工程
と、前記溝部（５４）の内面を熱処理して、第２の絶縁膜（
５６）を形成し、その後全面に、第１の導電体膜（５７
）を形成する工程と、前記第１の導電体膜（５７）を異方性エッチングにより
、選択的に除去して、前記溝部（５４）の底部の第２の
絶縁膜（５６）を露出する工程と、前記溝部（５４）の
第１の導電体膜（５７）の表面を熱処理して、第３の絶
縁膜（５９）を形成し、その後、全面に第２の導電体膜
（６０）を形成する工程と、前記第２の導電体膜（６０）と、第２の絶縁膜（５６）
とを異方性エッチングにより選択的に除去して、前記溝
部（５４）内に一導電型の半導体基板（５１）を露出す
る工程と、前記溝部（５４）に第３の導電体膜（６２）を形成し、
その後、該第３の導電体膜（６２）を異方性エッチング
により除去して、溝部（５４）の底部に前記半導体基板
（５１）を露出し、その後、前記溝部（５４）にスペー
サ保護膜（６４）を充填し、異方性エッチングにより第
２、３の導電体膜（６０、６２）を選択的に除去する工
程と、前記スペーサ保護膜（６４）を除去した後、前記
基板（５１）の全面に第４の絶縁膜（６６）と、第４の
導電体膜（６７）とを形成する工程と、前記溝部（５４
）の第４の導電体膜（６７）を異方性エッチングにより
、選択的に除去し、その後、前記第３の絶縁膜（５９）
と第４の絶縁膜（６６）を等方性エッチングにより選択
的に除去する工程と、前記溝部（５４）の第２、４の導電体膜（５７、６７）
、かつ第３、４の絶縁膜（５９、６６）上に第５の導電
体膜（６９）を形成する工程と、前記第５の導電体膜（
６９）の表面を熱処理して第５の絶縁膜（７１）を形成
する工程とを有することを特徴とする特許請求の範囲第
１項に記載する半導体記憶装置の製造方法。
（４）前記第１の絶縁膜（２３、５３）が耐熱酸化性絶
縁膜、第１〜５の導電体膜（２７、３０、３２、３５、
３６、５７、６０、６２、６７、６９）が不純物イオン
を含有する多結晶半導体膜であることを特徴とする特許
請求の範囲第２及び３項に記載する半導体記憶装置の製
造方法。