JPH0321030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0321030A JPH0321030A JP1156453A JP15645389A JPH0321030A JP H0321030 A JPH0321030 A JP H0321030A JP 1156453 A JP1156453 A JP 1156453A JP 15645389 A JP15645389 A JP 15645389A JP H0321030 A JPH0321030 A JP H0321030A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特に高集積ＬＳＩの製造方法に
関するものである。
関するものである。
従来の技術
半導体装置の製造では、回路の高集積化，微細２ ＼
， 化へと進展してｂる。それにともなって半導体装置の微
細構造を形成する際のリングラフィ工程でのマスク合わ
せの精度の向上とともに、マスク合わせマージンの大き
な半導体装置の構造の必要性が非常に大になっている。
， 化へと進展してｂる。それにともなって半導体装置の微
細構造を形成する際のリングラフィ工程でのマスク合わ
せの精度の向上とともに、マスク合わせマージンの大き
な半導体装置の構造の必要性が非常に大になっている。
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ
ー）等のメモリーセルに用いられるＬＤＤトランジスタ
を用いたメモリーセル構造の例を第２図ａ ”− ｅの
工程順断面図に従って説明する。
ー）等のメモリーセルに用いられるＬＤＤトランジスタ
を用いたメモリーセル構造の例を第２図ａ ”− ｅの
工程順断面図に従って説明する。
たとえば、第２図ａに示すように、シリコン基板１を選
択的に酸化し、素子分離酸化膜２を形成した後に、ゲー
ト絶縁膜３とポリシリコン４を周知の膜形成技術を用い
て形成し、その上に周知のフォトリングラフィー工程を
用−て、レジメ１−６を選択的に形成する。
択的に酸化し、素子分離酸化膜２を形成した後に、ゲー
ト絶縁膜３とポリシリコン４を周知の膜形成技術を用い
て形成し、その上に周知のフォトリングラフィー工程を
用−て、レジメ１−６を選択的に形成する。
次に第２図ｂに示すように、前記レジスト６をマスクと
して周知のエッチング技術を用いて、前記ポリシリコン
４と前記ゲート絶縁膜３を選択的にエッチングする。そ
の後、イオン注入を用いて、ＬＤＤ｝ランジスタの電界
緩和を目的とする゛ｎ−３ ベーン 層了をリンを注入することで形成する。前記レジスト６
を除去した後に、第２図Ｃに示すように酸化膜を用いて
周知の技術でサイドウォー／ｖ８を形成し、その後に、
イオン注入を用いて、ＬＤＤ｝ランジスタのソース●ド
レイン領域のｎ＋層９をヒ素を注入することで形成する
。次にボロンリンガラス，リンガラス等の周知の膜形成
技術を用いて、層間絶縁膜１１を形成した後、平担化を
周知の技術を用いて行なう。
して周知のエッチング技術を用いて、前記ポリシリコン
４と前記ゲート絶縁膜３を選択的にエッチングする。そ
の後、イオン注入を用いて、ＬＤＤ｝ランジスタの電界
緩和を目的とする゛ｎ−３ ベーン 層了をリンを注入することで形成する。前記レジスト６
を除去した後に、第２図Ｃに示すように酸化膜を用いて
周知の技術でサイドウォー／ｖ８を形成し、その後に、
イオン注入を用いて、ＬＤＤ｝ランジスタのソース●ド
レイン領域のｎ＋層９をヒ素を注入することで形成する
。次にボロンリンガラス，リンガラス等の周知の膜形成
技術を用いて、層間絶縁膜１１を形成した後、平担化を
周知の技術を用いて行なう。
その上に、レジヌト１２をリソグラフィー工程を用いて
選択的に形成する。
選択的に形成する。
第２図ｄに示すように、前記レジスト１２をマスクとし
て、層間絶縁膜１１を周知のエッチング技術を用いてエ
ッチングし、コンタクトを形成する。
て、層間絶縁膜１１を周知のエッチング技術を用いてエ
ッチングし、コンタクトを形成する。
レジスト１２を除去した後に、周知のＣＶＤ技術、フォ
トリングラフィー技術、エッチング技術を用いて、ＡＬ
配線１３を形成する。
トリングラフィー技術、エッチング技術を用いて、ＡＬ
配線１３を形成する。
以上のａ − ｅの工程により、現在２５６Ｋ，ＩＭビ
ットのＤＲＡＭ等に用いられているＬＤＤ｝ランジヌタ
２個とコンタクト１個よりなるメモリ七ル構造となる。
ットのＤＲＡＭ等に用いられているＬＤＤ｝ランジヌタ
２個とコンタクト１個よりなるメモリ七ル構造となる。
発明が解決しようとする課題
従来の場合、コンタクトを形成するためのレジスｌ−１
２がフォトリングラフィーエ程の精度によジ、マスク合
わせズレを発生するため、第２図ｅに示すような、マス
ク合わせマージン１４を確保する必要性を有していた。
２がフォトリングラフィーエ程の精度によジ、マスク合
わせズレを発生するため、第２図ｅに示すような、マス
ク合わせマージン１４を確保する必要性を有していた。
マスク合わせマージン１４を小さくした場合は、第２図
ｅに示す、ＡＬ配線１３とポリシリコン４が、ショート
し誤動作が発生する。
ｅに示す、ＡＬ配線１３とポリシリコン４が、ショート
し誤動作が発生する。
例えば、一般に１ＭビットＤＲＡＭ等に用いられている
１．２ｌｌｍ／Ｉ／−ノレ品にかいては、ポリシリコン
４のチャネノレ長が１．２７１ｍに対して、合わせマー
ジン１４ぱ、０． ６ ／Ｊ ｍ程度とる必要が有９、
微細化を進める上で非常に大きな損失となっている。
１．２ｌｌｍ／Ｉ／−ノレ品にかいては、ポリシリコン
４のチャネノレ長が１．２７１ｍに対して、合わせマー
ジン１４ぱ、０． ６ ／Ｊ ｍ程度とる必要が有９、
微細化を進める上で非常に大きな損失となっている。
課題を解決するための手段
前記問題点に関し、本発明はコンタクト形成の層間絶縁
膜に酸化膜とエノチングの選択比が太き５ ベージ くとれる特徴を有するチッ化シリコン膜を用いることで
、前記合わせマージンを不要としたセノレファラインを
実現する。
膜に酸化膜とエノチングの選択比が太き５ ベージ くとれる特徴を有するチッ化シリコン膜を用いることで
、前記合わせマージンを不要としたセノレファラインを
実現する。
作 用
前記手法によシ、リソグラフィー工程でのマスク合わせ
ズレのマージン分だけ、半導体装置の微細化が容易に実
現出来る。
ズレのマージン分だけ、半導体装置の微細化が容易に実
現出来る。
実施例
つぎに、本発明の実施例を第１図ａ − ｆの工程順断
面図に従って説明する。
面図に従って説明する。
１ず、第１図ａに示すように、シリコン基板１を選択的
に酸化し、素子分離酸化膜２を形成した後に、ゲート絶
縁膜３とポリシリコン４と、酸化膜５を周知の膜形成技
術を用いて形成し、その上に周知のフォトリングラフィ
ーエ程を用いてレジヌト６を選択的に形成する。
に酸化し、素子分離酸化膜２を形成した後に、ゲート絶
縁膜３とポリシリコン４と、酸化膜５を周知の膜形成技
術を用いて形成し、その上に周知のフォトリングラフィ
ーエ程を用いてレジヌト６を選択的に形成する。
次に第１図ｂに示すように、前記レジスト６をマスクと
して周知のエッチング技術を用いて、前記酸化膜５と前
記ポリシリコン４と前記ゲート酸化膜３を選択的にエソ
チングする。その後、イオ６ ベー／ ン注入を用いて、ＬＤＤ｝ランジスタの電界緩和を目的
とするｎ一層７をリンを注入することで形成する。前記
レジスト６を除去した後に、第１図Ｃに示すように、酸
化膜を用いて周知の技術でサイドウォーノレ８を形成し
、その後にイオン注入を用いて、ＬＤＤ｝ランジスタの
ソース・ドレイン領域のｎ ＋ｆＪ ｇをヒ素を注入す
ることで形成する。
して周知のエッチング技術を用いて、前記酸化膜５と前
記ポリシリコン４と前記ゲート酸化膜３を選択的にエソ
チングする。その後、イオ６ ベー／ ン注入を用いて、ＬＤＤ｝ランジスタの電界緩和を目的
とするｎ一層７をリンを注入することで形成する。前記
レジスト６を除去した後に、第１図Ｃに示すように、酸
化膜を用いて周知の技術でサイドウォーノレ８を形成し
、その後にイオン注入を用いて、ＬＤＤ｝ランジスタの
ソース・ドレイン領域のｎ ＋ｆＪ ｇをヒ素を注入す
ることで形成する。
次にチッ化シリコン膜１０を周知の膜形成技術を用いて
主面に形成する。
主面に形成する。
第１図ｄに示すように、ポロンリンガラス，リンガラス
等の周知の膜形成技術を用ｂて層間絶縁膜１１を形成し
た後、平担化を周知の技術を用いて行なう。
等の周知の膜形成技術を用ｂて層間絶縁膜１１を形成し
た後、平担化を周知の技術を用いて行なう。
その上に、レジスト１２を、リソグラフィー工程を用い
て選択的に形成する。
て選択的に形成する。
第１図ｅに示すように、前記レジスト１２をマスクとし
て、層間絶縁膜１１をフッ酸，フッ化アンモニウム混合
溶液を用いて選択的にエッチングした後に、チッ化シリ
コン１０を選択的に周知のドライエッチング技術を用い
てエッチングすると７ぺ−７ とでコンタクトを形成する。レジスト１２を除去した後
に、第１図｛に示すように周知のＣＶＤ技術，フォトリ
ソグラフィー技術，エソチング技術を用いて、ＡＬ配線
１３を形成する。
て、層間絶縁膜１１をフッ酸，フッ化アンモニウム混合
溶液を用いて選択的にエッチングした後に、チッ化シリ
コン１０を選択的に周知のドライエッチング技術を用い
てエッチングすると７ぺ−７ とでコンタクトを形成する。レジスト１２を除去した後
に、第１図｛に示すように周知のＣＶＤ技術，フォトリ
ソグラフィー技術，エソチング技術を用いて、ＡＬ配線
１３を形成する。
発明の効果
本発明によると、ＡＬ配線のコンタクト部とポリシリコ
ンの合わせマージンを零にする設計が可能となるため、
半導体装置の高隼積化が容易にかつ安定して実現出来る
。例えばＤＲＡＭを例にとると、１ビットに対して０．
５７１ｍ縮小可能であるため、１ＭビットＤＲＡＭでは
１００万Ｘ ０． ５ ／Ｊ ｍ ，４ＭビットＤＲＡ
Ｍでは、４００万×○，ＥＨｔｍの縮小が可能となる。
ンの合わせマージンを零にする設計が可能となるため、
半導体装置の高隼積化が容易にかつ安定して実現出来る
。例えばＤＲＡＭを例にとると、１ビットに対して０．
５７１ｍ縮小可能であるため、１ＭビットＤＲＡＭでは
１００万Ｘ ０． ５ ／Ｊ ｍ ，４ＭビットＤＲＡ
Ｍでは、４００万×○，ＥＨｔｍの縮小が可能となる。
又、ＤＲＡＭ以外の半導体装置での有効性も言う咬でも
ない。
ない。
第１図は本発明の実施例工程順断面図、第２図は従来例
工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
酸化膜、３・・・・・・ゲート酸化膜、４・・・・・・
ポリシリコン、５・・・・・・酸化膜、６・・・・・レ
ジスト、７・・・・・・ｎ一層、８・・・・・・サイド
ウォール、９・・・・・・ｎ＋層、１０・・・・・・チ
ノ化シリコン膜、１１・・・・・・層間絶縁膜、１２・
・・・レジスト、１３・・・・・・ＡＬ配線、１４・・
・・・・マヌク合わせマージン。
工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・素子分離
酸化膜、３・・・・・・ゲート酸化膜、４・・・・・・
ポリシリコン、５・・・・・・酸化膜、６・・・・・レ
ジスト、７・・・・・・ｎ一層、８・・・・・・サイド
ウォール、９・・・・・・ｎ＋層、１０・・・・・・チ
ノ化シリコン膜、１１・・・・・・層間絶縁膜、１２・
・・・レジスト、１３・・・・・・ＡＬ配線、１４・・
・・・・マヌク合わせマージン。
Claims (1)
- 半導体基板上のトランジスタゲート、もしくは、コンデ
ンサを形成する箇所に隣接して、半導体基板もしくは、
導電体材料を界した半導体基板にコンタクトを形成する
箇所を有する半導体装置において、前記、トランジスタ
ゲート、もしくはコンデンサの電極形成を行なった後に
、絶縁膜として酸化膜とチッ化シリコンを含む材料を用
いる工程を有し、コンタクト形成に、酸化膜のエッチン
グとチッ化シリコンのエッチングをする工程を含んでい
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156453A JPH0321030A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156453A JPH0321030A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321030A true JPH0321030A (ja) | 1991-01-29 |
Family
ID=15628082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156453A Pending JPH0321030A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321030A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513434A (ja) * | 1991-07-08 | 1993-01-22 | Sharp Corp | 半導体装置の製造方法 |
| US5578524A (en) * | 1994-03-30 | 1996-11-26 | Nec Corporation | Fabrication process of a semiconductor device with a wiring structure |
| US5683922A (en) * | 1996-10-04 | 1997-11-04 | United Microelectronics Corporation | Method of fabricating a self-aligned contact |
| US6573132B1 (en) | 1999-03-25 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof |
-
1989
- 1989-06-19 JP JP1156453A patent/JPH0321030A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513434A (ja) * | 1991-07-08 | 1993-01-22 | Sharp Corp | 半導体装置の製造方法 |
| US5578524A (en) * | 1994-03-30 | 1996-11-26 | Nec Corporation | Fabrication process of a semiconductor device with a wiring structure |
| US5683922A (en) * | 1996-10-04 | 1997-11-04 | United Microelectronics Corporation | Method of fabricating a self-aligned contact |
| US6573132B1 (en) | 1999-03-25 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof |
| US6713826B2 (en) | 1999-03-25 | 2004-03-30 | Matsushita Electric Industrial Co., Ltd | Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof |
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