JPH0294564A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の目的〕 （産業上の利用分野） 本弁明は、半導体装置の製造方法に係り、特にＭＯＳＦ
ＥＴやＤＲＡＭ等におけるコンタクトの形成方法に関す
る。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ダイナミック型ＲＡＭ　（ＤＲＡＭ）の高集積化、
大容量化が急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結束メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が届くなり、トランジスタの信頼性も
問題となっている。

このような問題を解決し、高集積化、大写帛化をはかる
べく、いろいろなりＲＡＭ構造が提案されている。

このようなり　ＲＡ　Ｍ　ｆＡ造の１つに、半導体基板
に縦横に溝を形成し、この渦によって分離される半導体
柱状突起を配列形成し、その各柱状突起の側面にＭＯＳ
キャパシタとＭＯＳＦＥＴとを縦積みするものが提案さ
れている。

このようなりＲＡＭｖ４造の１例を第１０図（ａ）およ
び第１０図（ｂ）に示す。

第１０図（ａ）はこのＤＲＡＭの４ビット分を示す平面
図である。第１０図（ｂ）は第１０図（ａ）のＡ−Ａ’
断面図である。

このＤＲＡＭは、異方性エツチングによりシリコン基板
１の表面を縦横に走るように形成した満２によって分離
され、ＭＯＳトランジスタおよびＭＯＳキャパシタを形
成してなる柱状突起３を１単位メモリセルとして複数の
メモリセルが配列されてなるものである。すなわち、こ
のメモリセルは、溝の上部側壁にＭＯＳトランジスタを
形成すると共に、下部側壁にＭＯＳキャパシタを形成し
ており、さらに、この満の底には素子分離用絶縁ＷＡ４
およびチャネルストップとなるｐ＋拡散層５が叩込み形
成されている。

各柱状突起３の下部側面には、ＭＯＳトランジスタのソ
ースまたはドレインとなる「）　型層６が形成され、さ
らにこの表面に第１のキャパシタ電極７が形成され、キ
ャパシタ絶縁膜８を介して、この溝内にはプレート電極
となる第２のキャパシタ電１ｆ＋９を叩込み、該第１の
キャパシタ電極７と第２のキャパシタ電極つとによって
キャパシタ絶縁膜８挾むことによりＭＯＳキ↑？パシタ
が形成される。

さらに、柱状突起３の上部側面には、ゲート絶縁Ｅ！１
０を介してゲートｆｆ１ｉ１１１，１１２・・・・・・
が形成されている。このゲート電極１１１゜１１２・・
・・・・と第１及び第２のキャパシタ電極７゜９との間
は絶縁ｆ５１０ａにより分離されている。

そして柱状突起３の上端面にはＭＯＳＦＥＴのソースま
たはトレインとなるｎ型ＶＪ１２が形成され、全面が絶
縁膜１３により平坦化され、ｎ型層１２に対してコンタ
クト孔を介してＡ、ｆｆ膜からなるビット線１４１．１
４２・・・・・・が配設されている。ゲート電極１１１
．１１２・・・・・−は第１０図（ａ）から明らかなよ
うに、柱状突起３の周囲を取囲みかつ、一方向に連続す
るように配設されて、これがワード線となる。

このようなり　ＲＡ　Ｍ　栴％Ｍでは、満の底部を素子
分離領域としてこの溝内にＭＯＳキャパシタおよびＭＯ
ＳＦＥＴが縦積みされて集積形成されるため、メモリセ
ルの占有面積が小さくて斉み、高集積化が可能である。

ところで、この様なセルにおいては、より微細化のため
にビット線のコンタクトを柱状突起の上端面のわずかな
スペースに形成しな【プればならない。

すなわち、素子の微細化が進むにつれて、ビット、腺が
ダイレクトコンタクトを形成する部分に当たるｎ型拡散
層１２の面積が＠細になっていくため、ビット線コンタ
クト１５をリソグラフィ技術によって、この微細なｎ型
拡散層１２上に形成することは非常に困難となる。つま
り、コンタクト１５のサイズが大きくなったり、加工時
の合わせ精度が悪く、コンタクト１５がｎ型拡散層１２
上から溝部にズレ落ちることにより、ビット線１４とゲ
ート電極１］がショートをおこし易いという問題があっ
た。この問題を防ぐため、あらかじめコンタクト・サイ
ズを充分小さくしておく必要があるが、コンタクト・サ
イズを小さくすると抵抗が」台ｈ口したり、穴゛が間か
なかったりといった問題を引きＪ３こすことになる。

そこで、ビット線コンタクト１５を狭いｎ型拡散層１２
上に、自己整合的に形成する要求が強くなっているが、
これは工程上極めて困難であった。

このような問題は、ＤＲＡＭに限定されるものではなく
、通常の半導体集積回路装置においても、高集積化およ
び高性能化への要求は、ますます高まってきており、プ
ロセス的に許されたデザインルールおよび技術で、この
要求をいかに実現するかが大きな課題となっている。

そして、コンタクト形成技術においては、半導体活性化
領域と一方向あるいは完全に自己整合的にコンタクトを
とることが要求されており、このための方法がいくつか
提案されている。

例えば、半導体集積回路中におけるＭＯ８型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）は、第１１図（ａ）および
第１１図（ｂ）に示す様に、ｐ型シリコン基板３０１内
に形成された素子分離絶縁膜３０２によって分離された
活性化領域内にゲート絶縁膜３０４を介してゲート電極
３０５が形成され、さらにこのゲート電極３０５下に形
成されるチャネル領域を挾んで両側にソースおよびドレ
イン領域３０３が形成されている。

配線パターンの形成に際しては、ゲート電極３Ｏ５とな
る多結晶シリコン層などの導体層の上にＣＶＤ酸化膜な
どの絶縁膜３０６を形成した後にこれらを同時にパター
ニングするようにしている。

そしてこの上層に全面に絶縁膜を堆積し、この絶縁膜を
異方性エツチングすることにより、グー１〜″７ｆｉ極
３０５の側壁に側壁絶縁膜３０７を形成したのち、層間
絶縁膜３０８を堆積し、ソース・ドレイン電極のコンタ
クト３０９を形成しＡノなどにより配線を行なっている
。この層間絶縁１１０３０８に形成されるコンタクトボ
ール１）は大さ・めに形成され、コンタクト３０９のパ
ターンは第１１図（ａ＞に示ずようにゲート電１１ｉ３
０５と自己整合的に形成されるようになっている。この
ように形成できるのは、あらかじめ形成しておいた絶縁
膜３０６および３０７が、コンタクト形成時のエツチン
グによりコンタクト・ホールがゲート電＋ｆｉ３０５へ
至るのを防いでいるためである。

ところが、素子の微細化に伴い、コンタクト周辺のデザ
インルールはまずまＶ厳しくなり、従ってゲート電極３
０５の側のみならｆ素子分離領域３０２側に対しても自
己整合的にコンタクトを形成しなければならなくなって
くる。

また、コンタクト領域３０９の面積もますます微細にな
るため、少しでもコンタクト面積を確保するため側壁絶
縁膜３０７の膜１）は少しでも薄くする必要があるが、
この側壁絶縁膜は異方性エツチングによるダメージおよ
び異方性エツチング後の後処理によるダメージ、コンタ
クト３０９形成時のエツチングによるダメージおよびエ
ツチング後の後処理によるダメージ、そして配線３１０
形成の前処理など様々なダメージを受（プるため絶縁膜
としての性能が悪化するため、さらに薄くするのは困難
であった。

このように、素子の微細化をはかるのは極めて困難な状
態にあった。

（発明が解決しようとする課題） 以上の様に従来提案されている、キャパシタおよびＭｏ
Ｓトランジスタを桂状突起の側面に形成するトレンチヤ
ＤＲＡＭのメモリセルでは、柱状突起上端面の狭い領域
にビット線コンタクトを自己整合的に形成できないとい
う問題があった。

また、上述したように、従来のＭＯＳ　ｌ−ランジスタ
のソース・ドレインへのコンタクトの形成方法では、コ
ンタクトホール形成時の位置ずれにより素子分離絶縁膜
を露呈せしめ、ダメージを−与えるおそれがあることか
ら、素子分離領域に対して自己整合的にコンタクトを形
成するのは困難である上、また、グー１−電極側Ｖの絶
縁膜へのダメージにより、この絶縁膜の耐圧が悪化し、
グー１〜電極とコンタクトへの配線との間でショートが
起こり易いという問題があった。

本発明は、前記実情に鑑みてなされたもので、ビット線
コンタクトをゲート電極の端縁に対して自己整合的に行
うことを可能にし、微細で信頼性の高いＤＲＡＭを提供
することを目的とする。

また、木光明は、ＭＯＳ　トランジスタのソース・ドレ
イン等の素子領域に対し、小スペースで良好なコンタク
ト形成を行ない、高集積回路装量の信頼性の向上をはか
ることを目的とする。

（ざｔ明の構成〕 （課題を解決するための手段） 本発明の第１の方法では、半導体装置を構成する半導体
基板上の素子領域または下地配Ｂ層へのコンタクトの形
成に際し、層間絶縁膜の形成に先だち、多結晶シリコン
膜を形成しておくようにし、層間絶縁膜堆積後、この多
結晶シリコン膜をエツチングストッパとしてパターニン
グしてコンタクトホールを形成し、さらに絶縁膜を堆積
し、異方性エツチングによりコンタクトホールの側壁に
のみこの絶縁膜を残留させ、これら絶縁膜をマスクとし
て、コンタクトホール内の前記多結晶シリコン膜を除去
し、半導体基板表面または下地配線層を露呈せしめたの
ち、配線を形成するようにしている。

すなわち本発明では、キャパシタとＭＯＳトランジスタ
とが、溝の側壁を利用して形成されたメモリセル構造に
おいて、キャパシタとＭＯＳ　トランジスタとを形成し
たのち、新たに多結晶シリコンを全面に堆積してから、
層間絶縁膜を形成し、ビット線コンタクトを間口し、間
口したコンタクトの側壁に絶縁膜を残した後、ビット線
を形成するようにしている。

また本発明の第２の方法では、半導体装置を構成する半
導体基板上の素子領域または下地配線層へのコンタクト
の形成に際し、眉間絶縁膜の形成に先だち、この半導体
基板表面の少なくとも一部に絶縁膜を形成したのち、こ
の上層に第１の多結晶シリコン膜を形成しておくように
し、層間絶縁ＳＵ槓後、この第１の多結晶シリコン膜を
エツチングストッパとしてパターニングしてコンタクト
ホールを形成し、さらに第２の多結晶シリコン膜を堆積
し、異方性エツチングによりコンタクトホールの側壁に
のみこの第２の多結晶シリコン膜を残留させ、さらに、
コンタクトホール内の前記絶縁膜を除去し、半導体基板
表面または下地配線層を露呈せしめたのち、配線を形成
するようにしている。

すなわち、ＭＯＳＦＥＴのソース・ドレインンコンタク
トの形成に際し、ゲート電極のパターニング後、ゲート
電極の信頼性向上のため、通常行なわれる酸化工程の己
後に、多結晶シリコン膜を全面に堆積したのち層間絶縁
膜を形成し、コンタクト部の層間絶縁膜をエツチング除
去し、その後、多結晶シリコン膜をｆ梢し、異方性エツ
チングを行うことによりコンタクト側壁部に多結晶シリ
コン膜を残す。このとき、オーバーエツチングとなるよ
うにすることによりコンタクト底の基板を露出させ、こ
の後、配線材料を堆積しパターニングする。またオーバ
エッヂングによりコンタクト底の基板が露出しない場合
、多結晶シリコンを側壁に残したのちエツチングを続け
て、絶縁膜をエツチングしてから、配線を行なってもよ
い。また、コンタクト部以外に残ったはじめの多結晶シ
リコンは、後に酸化工程（加熱工程）により、酸化され
るため残ることはない。

（作用） 上記第１の方法によれば、例えばあらかじめ堆積してお
いた多結晶シリコン膜によってゲートのまわりの酸化膜
を最後まで覆っておくため、コンタクト形成時のダメー
ジをいっさい受けないため高信頼性の絶縁膜として維持
でき、コンタクト部配線とゲート電極間のショートを起
こす心配がない。

また、コンタクト間口後、多結晶シリコンを側壁に残す
ためその膜厚分、合わ１！ずれに対し余裕ができるため
コンタクトのパターンとしては素子分離領域に対しても
自己整合的に行なうことができる。これら残留する多結
晶シリコン膜は酸化雰囲気中での加熱によって酸化シリ
コン膜となり絶縁性を維持することができるが、必ずし
も独立してこの酸化工程を行う必要はなく、後続の多層
配線工程等における加熱工程によっても酸化される。

また例えば本発明の第２の方法によってＤＲＡＭのビッ
ト線コンタクトを形成するに際しては、キャパシタとＭ
ＯＳトランジスタとを形成した後、ビット線コンタクト
の形成に先立ち、全面に多結晶シリコンを堆ｍするよう
にしているため、ビット線コンタクトを間口する際この
多結晶シリコンがストッパとして作用し、コンタクト形
成位置がズしても、ゲート電極とのショートを防止する
ことができ、次にこの開口したコンタクトの側壁に新た
に、絶縁膜を残すことによりビット線コンタクトを狭い
柱状突起の上端面に形成することが可能となる。

このようにして、ビット線コンタクトを柱状突起上端面
上に自己整合的に形成することが可能となる。

（実施例） 以下、本光明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）および第１図（ｂ）は、一実施例のＤＲＡ
Ｍの４ピット分を示す正面図およびそのＡ−Ａ’断面図
である。

また、第２図（ａ＞および第２図（ｂ）は、上から見た
ときのキャパシタ電極およびゲートｒ％の加工形状を示
す図である。

このＤＲＡＭは、第１０図（ａ）および第１０図（ｂ）
に示した従来例のＤＲＡＭの構造にビット線コンタクト
の形成に先立ち、ゲート電極の周りに多結晶シリコン膜
を形成しておき、ビット線コンタクトの形成後の工程で
酸化させた酸化シリコン膜からなる絶縁膜１７を付加し
、ビット線コンタクト部１５のビットＰｉ１１４とゲー
ト電ｇ！１１とのショートの発生を防止するようにした
ことを特徴とするものであり、他部については従来例の
ＤＲＡＭと同様である。

すなわち、ｐ−型シリコン基板１の表面に縦、横に走る
素子分離溝２が形成され、これにより複数の柱状突起３
がマトリックス状に配列形成されており、素子分離溝２
の底部には、分離用絶縁膜４およびチャネルストップと
なるｐ＋型層５が形成され、これらによって柱状突起３
を一単位とする各セル間の分離がなされている。

素子分離溝２は２段階になっており、その下部に第１層
多結品シリコン膜からなる第１のキャパシタ電極７が側
壁面に直接接触して配設されるとバに、側壁面にはこの
第１のキャパシタ電極７からの不純物拡散によるｎ−型
層６が形成されている。そして、この第１のキャパシタ
電極７の表面にはキャパシタ絶縁膜８が形成されており
、このキャパシタ絶縁１１１Ｗ８を介して第１のキャパ
シタ電極７に対向するように満２内の下部に第２層多結
晶シリコン膜からなる第２のキャパシタ電極９が押込み
形成されている。この第２のキャパシタ電極７は第１図
（ａ）に示すように各柱状突起３を取囲むように配設さ
れている。そしてこの第２のキャパシタ電極９は、第２
図（ａ）に示すように分離面２に沿って連続的に配設さ
れて、」し通電槽となる。

さらに、素子分離溝の上段部側壁面にはゲート絶縁膜１
０を介して第３層多結晶シリコン膜によるゲート電極１
１（１１１，１１２，・・・）が形成され、ソースまた
はドレインとなる各柱状突起３表面に形成されたｎ型層
１２と前記素子分離溝の下段部側壁面に形成されたｎ−
型層６とによって、ＭＯＳトランジスタが構成されてい
る。そしてゲート電極１１は、第２図（ｂ）に示すよう
に各柱状突起３ではその周囲を取り囲み、且つ一方向に
連続的に配設されて、ワード線を構成するようになって
いる。

絶縁膜１７は、あらかじめ全面に堆積した多結晶シリコ
ンを後の工程で酸化させることによって形成した酸化シ
リコン膜であり、これによってビット線コンタクト１５
部のピッ１−ａ１４とゲート電極１１とのショー］・の
弁士を防止するようにしている。

さらにＭＯＳキャパシタおよびＭＯＳトランジスタが形
成されたこのシリコン基板表面はＣＶＤ絶縁膜１３で覆
われ、ビット線のコンタクト１５は、ｎ型拡散層１２あ
るいは、ゲート電ｇ！１１に対して、自己整合的に形成
されている。すなわち、側壁の絶縁膜１６の分だ（プ、
合わせズレに強い構造になってＪｊす、このコンタクト
を介して、Ａ！膜によるビット線１４が形成されている
。

次に、このＤＲＡＭの製造方法について説明ザる。ここ
で、第３図（ａ）〜（ｋ）は、このＤＲＡＭの第１図（
ｂ）に対応する製造工程を示す断面図である。

先ず、比抵抗５Ω・α程度のｐ型シリコン基板１を用い
、熱酸化法により酸化シリコン膜２１１を形成した後、
ＣＶＤ法により窒化シリコン膜２２、ＣＶＤ法により酸
化シリコン膜２３を順次堆積し、これを島状にパターン
形成する。残されたこの３層構造の絶縁膜パターンをマ
スクとし、反応性イオンエツチングにより萌記シリコン
基板１をエツチングし、第１のｍ２ａを形成する。そし
て、第３図（ａ）に示すように、酸化シリコン膜２１２
を形成した後、窒化シリコン膜を」荏槓しこれを反応性
イオンエツチングにより溝側壁にのみ窒化シリコン膜２
４を残す。このとき、ややオーバーエツチングとなるよ
うにして汎底部に露呈する酸化シリコン膜の２１２を除
去するようにする。

次に、第３図（ｂ）に示すように、この窒化シリコン膜
２４、酸化シリコン膜２１１、窒化シリコン膜２２およ
び酸化シリコン膜２３をマスクとして、反応性イオンエ
ツチングにより、第１の満２ａより狭い第２の溝２ｂを
形成した後、イオン注入を行なって溝底部にチャネルス
トッパとなるｐ＋望層５を形成し、さらに仝而にＣＶＤ
法によりシリコン酸化膜２５を堆積し、フォトレジスト
２６を塗布する。

次に、反応性イオンエツチングによりフォトレジストを
溝底部にのみ残し、これをマス゛りとして酸化膜２５を
エツチングして面側壁面を露出させ、第３図（Ｃ）に示
すように、酸化膜２５の一部を溝底部にのみ素子分離用
絶縁膜４として残す。

その後、第３図（ｄ）に示すように、全面に第１層多結
晶シリコン膜２８を堆積し、これにＡｓをイオン注入す
る。ＡＳの濃度は、溝の底Ｊ５よび上部で高く、垂直側
面では低い。しかし、多結晶シリコン膜中のＡｓの拡散
係数は大きく、この後の工程を経ることによって、多結
晶シリコン膜２８全体に十分にＡＳが拡散し、史にＷＩ
Ｉ２の側壁にも拡散してｎ　型層６が形成される。

次に、第３図（ｅ）に承り−ように、反応性イオンエツ
チングにより第１層多結晶シリコン膜２８を全面エツチ
ングして、これを溝側壁にのみ第１のキャパシタ電極７
として残し、さらにこのキャパシタ電極７の表面に熱酸
化によりキャパシタ絶縁膜８を形成した後、全面に第２
層多結晶シリコン膜２９を堆積する。

さらに、この第２層多結晶シリコンＷＡ２９を反応性イ
オンエツチングにより全面エツチングして、第１のキャ
パシタ電極７に対向するように溝２の下部に残し、その
後等方性エツヂングにより窒化シリコン１ｌＱ２２．２
４を除去した後、各柱状突起表面の酸化シリコン膜２１
を一旦除去し、第３図（ｆ）に示すように、熱酸化によ
りゲート酸化膜１０を形成する。

続いて、第３層多結晶シリコン膜１１をガを梢した後、
これをフォトリソ法によって形成したフォトレジスト・
パターンをマスクとして反応性イオンエツチングにより
パターン形成してワード線となるゲート電極１１を形成
する。このときゲート電極１１は、溝２の側壁にはマス
クなしで自動的に残されるから、フォトレジスト・マス
クは、第２図（ｂ）に示した様にワード線として連続さ
ゼるために必要な素子分離領域上にのみ設ければよい。

その後、第３図（ｑ）に示すように、Ａｓのイオン注入
によりＭＯＳ　ｌ−ランジスタのソースまたはドレイン
となるｎ型拡散層１２を形成する。

こうして、満によって形成された柱状突起３に、キャパ
シタと、ＭＯＳトランジスタとが形成されたことになる
。

ここまでの工程は従来例の場合と全く同様であり、本発
明は、こののち狭い柱状突起上！’：ｈｊ面のソースま
たはドレインとなるｎ型拡１／１層１２に、いかにビッ
ト線コンタクト１５を形成するかを示すもので、この後
の工程が重要となる。

すなわち、この後、第３図（ｈ）に示ずＪ：うに、酸１
ヒを行ない全面に酸化膜１７′を形成したのも多結晶シ
リコン１７″を全面に堆積し、さらにこの上層に、層間
絶縁膜１３を形成する。この層間絶縁膜としては、例え
ば、ＢＰＳＧＩＩＡを用い、堆積後、熱工程を加えるこ
とにより、はぼ完全に平坦化を行なうことができる。

その後、フォトマスクを形成し、異方性エツチングによ
り、柱状突起に整合するように、ビット線コンタクト１
５を開口する。このどき、あらかじめ堆積しておいた多
結晶シリコン１７″があるため、これがエツチングのス
トッパとなり、合わせずれがおきてもゲート電極１１ま
では達しない。

その後、第３図（ｉ）に示すように、コンタクト底の多
結晶シリコン１７″をエツチング除去し、さらに、ＣＶ
Ｄ法により酸化シリコン膜１６を全面に堆積する。

こののち、第３図（ｊ）に示すように、酸化雰囲気で加
熱する熱工程を加えることにより、残った多結晶シリコ
ン１７″を酸化さゼ、酸化シリコン膜１６をデンシファ
イする。

この後、第３図（ｋ）に示すように、異方性エツチング
によりＣＶＤ絶縁膜１６をコンタクト１５の側壁にのみ
残すとともに、このときのオーバーエツチングによりＮ
を拡散層１２まで、コンタクト孔を開口し、Ａｌ配線な
どによりビット線を形成する。

このように、層間絶縁膜の堆積に先立ち、多結晶シリコ
ン膜１７″をあらかじめ全面に堆積させておくことによ
り、これがコンタクト開口時のストッパとなることを利
用すると共に、さらにゲート絶縁膜１０およびゲート電
４ｆｉ１１の側壁を絶縁膜で被覆することにより、オー
バーエツチングによるゲート酸化膜１０へのダメージが
なく、合わゼズレによりゲート電極１１とビット線とが
ショートすることもなくなるため、狭い柱状突起へのコ
ンタクトが極めて信頼性よく、容易に形成できるため、
より集積化をはかることができることになる。

本実施例においては、コンタクト形成のためのエツチン
グを多結晶シリコンによって止めたのち、コンタクト幅
の多結晶シリコンをエツチング除去し、ざらにＣＶＤ絶
縁膜を堆積しているが、たとえばこの多結晶シリコンを
エツチングする際、ゲート絶縁膜１０が受ける影響が心
配である場合は、多結晶シリコンをエツチングすること
なく、ＣＶＤ絶縁膜を堆積して、その後、同様な工程を
経ることによってもコンタクト底の多結晶シリコンは酸
化されてしまうため、同様の効采を得ることができる。

また、絶縁膜１７′についても酸化シリコン膜に限らず
、たとえば窒化シリコン膜にすることによって多結晶シ
リコン１７″を酸化させる時、基板１２が同時に酸化さ
れるのを防ぐことができる。

コンタクト部以外に残った多結晶シリコンを酸化させ酸
化シリコン膜とする工程は、本実施例では、側壁のＣＶ
Ｄ絶縁膜１６のデンシファイを兼ねて行ったが、少くと
も、ＣＶＤ絶縁膜１６を堆積した後であればいつ行なっ
てもかまわない。

また、木光明は、トレンチ型のＤＲＡＭについて説明し
たが、狭い領域にいかにコンタクトを、自己整合的に形
成するかが重要であるため以上の実施例に示した様なセ
ル構造に限ることなく、他の構造であってもよいことは
いうまでもない。

次に、本発明の第２の実施例として、通常のＭＯＳトラ
ンジスタのソース・ドレインＷ　’ｆａのコンタクトに
本発明を適用した場合の実施例である。

第４図（ａ）は平面パターン図、第４図（ｂ）は、Ａ−
Ａ’での断面図である。

第５図は、この実施例の製造方法を示した図である。ま
ず、通常のＬＯＣＯ８方法により素子分離領ＶＡ１０１
を形成し、素子領域１００にゲート絶縁膜となる酸化シ
リコン膜１０２を形成したのち、全面に不純物を含んだ
多結晶シリコンをｊｆｌ梢し、その上にＣＶＤ絶縁膜１
０４を堆積してゲート電極１０３をパターニングする。

そして、さらに、ＣＶ　Ｄｅｌ、１ｌｌｌＱ　１０５　
ヲ」（１，ＮＬ、りｆｆ２、異ｆｉ　性ＬＵ−ッチング
によりエツチングし、グー１−電（Φ１０３の側壁のみ
に残す。この後、第５図＜ａ＞に示ずように、イオン注
入法によりソース・トレインとなる拡散層１０６を形成
し、全面を酸化したのらに、多結晶シリコン１０７を全
面にｊ（ｆｆ　４ｉ５し、層間絶縁ＩＩ！１５１０８を
形成する。

その後、フォトリソ法によりレジストパターンを形成し
、これをマスクとして層間絶縁膜１０８をエツチングし
、コンタクトｈを形成する。このとき、マスクの合わｔ
！ずれが生じても、多結晶シリコン１０７がストッパと
なり、ゲート絶縁膜やゲート電極が露呈することはない
ため、ダメージを受けることはない。この後、第５図（
ｂ）に示すように、コンタクトｈ底部の多結晶シリコン
１ｏ７をエツチング除去し、全面にＣＶＤ絶縁膜１０９
を堆積する。

この後、第５図（Ｃ）に示すように、ＣＶＤ絶縁膜１０
９を異方性エツチングにより、コンタクトの側壁にのみ
残し、Ａｌ配線１１０を形成する。

このとき、周辺に残った多結晶シリコンは、少なくとも
全面にＣＶＤ絶縁膜１０９を堆積した後に、酸素雰囲気
中で加熱する酸化工程を経て酸化シリコン膜１１１とな
るため、残留して何らかの問題をひきおこすようなこと
はない。

この実施例によれば、素子領域１ｏ○およびゲート電極
１０３に対してコンタクトを自己整合的に形成できるた
め、より高集積化が可能となる。

さらに、本発明の第３の実施例について説明する。第６
図（ａ）および第６図（ｂ）は、本発明の第３の実施例
のＭＯＳトランジスタの平面パターン図およびＡ−Ａ’
断面図である。

このＭＯＳトランジスタは、ゲート電極のまわりの酸化
シリコン膜２１１を、多結晶シリコン２１２．２１３に
よって被覆保護し、コンタクト間口によるダメージをい
っさい受Ｃプないようにしたものである。

この構造によれば、コンタクト側壁に残した多結晶シリ
コン膜２１３の膜１９分、コンタクトをあらかじめ大き
く聞いてもかまわないため、ゲート電極のエツジに完全
に整合するようにコンタクトを形成している。

他部については、通、ｊｊｊ、のＭＯＳトランジスタと
同様に形成される。

次に、このＭｏＳトランジスタの製造方法について説明
する。

まず、通常の工程に従って、ｐ型シリコン基板２０１内
に素子分離絶縁膜２０２を形成し、この素子分離絶縁膜
２０２に囲まれた活性化領域内にソース・ドレインとな
るｎ型拡散層３を形成し、このソース・ドレインとなる
ｎ型拡散層３の間にゲー′ト絶縁膜２０４を介してゲー
ト電極２０５を形成し、ＭＯＳトランジスタを形成する
。そして第７図（ａ＞に示すように、表面酸化を行ない
素子領域全面に酸化シリコン膜２１１を形成したのち、
多結晶シリコン膜２１２を堆積する。このとき、希弗酸
等のエツチング処３ｊｌは酸化シリコン膜２１１を形成
してから多結晶シリコン股２１２をｉｆｔ積する間に入
れないほうが望ましい。

この後、例えば、ＣＶＤ法により、８ＰＳＧ膜などから
なる層間絶縁膜２０８を形成する。

次に、第７図（ｂ）に示すように、ゲート電極２０５お
よび素子分離領域２０２に対して、整合ザるように、層
間絶縁膜２０８をパターニングし、コンタクトホールｈ
を形成する。このときあらかじめ堆積しておいた多結晶
シリコン２１２が、ストッパとなるため、ゲート電極２
０５およびそのまわりの酸化シリコン膜２１１などへの
ダメージはない。

次に、第７図（Ｃ）に示すように、全面に多結晶シリコ
ン膜２１３を」「積した後、これを異方性エツチングす
ることにより、コンタクト；ｊｓ−）し側マにのみ、多
結晶シリコン膜２１３を残す。必要であればここでｎ型
不純物をイオン注入することによりいわゆるＬＤＤ’ｕ
のトランジスタとすることも可能となる。さらにまた、
このときオーバーエツチングによりコンタクト底の多結
晶シリコン２１２あるいは、酸化シリコン膜２１１まで
もエツチング除去できることになる。従ってこの後、た
とえば、また新たに多結晶シリコンを堆積しドーピング
をしたのちパターニングすることによって配線２１０を
形成する。

このとき、オーバーエツチングを行うことなく、多結晶
シリコン膜２１２を異方性エツチングしたのち、新たに
酸化シリコン膜２１１をエツチング除去してもかまわな
い。このようにし、所望の配線方法により、配線２１０
を形成したのら、酸素雰囲気中で加熱することにより、
多結晶シリコン膜２１２を酸化し、酸化シリコン膜とす
る。このように、配線パターニング後、何らかの酸化工
程を行なうことによって周辺の多結晶シリコン２１２は
゛酸化されるため、多結晶シリコンの全面に残ることは
ない。

本実施例では、ゲート電極のまわりの絶縁映２１１とし
て酸化シリコン膜を用いたが、これは他のＣＶＤＩＩＱ
でもよく、第１１図に示したような従来の構造でもよい
。

また、本発明は、層間絶縁膜に形成するコンタクトホー
ルをいかにコンタクト領域に自己整合的に形成するかで
あるため、ＭＯＳトランジスタに限らずサベてのコンタ
クトに関して適用可能である 第８図は本発明の第４の実施例として縦型ＭＯＳトラン
ジスタに適用した場合を示す図である。

この縦型ＭＯＳトランジスタでは、第８図にボすように
、ｐ型シリコン基板３０１の表面に渦を形成し、この溝
に囲ま机た島領域３１５が形成されている。そして、こ
の島領域の側壁を囲む様にゲート電極３０５が形成され
ると共に、この島領域の上面および溝の底部に、ソース
・ドレインとなるｎ型拡散層３０３が形成され、配線部
３０５により電圧が印加される様になっている。ソース
・ドレインのコンタクト３０９は、Ω領域の上面と溝領
域の底部とに形成されている。ＭＯＳトランジスタの構
造がこの様に第１の実施例と異っているものの、コンタ
クトを形成する方法としては、全く同様である。

第９図（ａ＞乃至第９図（Ｃ）はこの第４の実施例の縦
型ＭＯＳトランジスタ！！Ｉ　造方法を示す図である。

まず、第５図（ａ）に示す様に、比抵抗５Ωｃｍ程度の
ｐ型シリコン基板３０１を用い、通常のＬｏｃｏｓ法に
より素子弁＾Ｉｌ領域を形成した後、絶縁膜を堆積し、
これを島状にパターン形成し、残された絶縁膜をマスク
として反応性イオンエツチングにより基板３０１をエツ
チングし、満を形成することによって、Ω領域３１５を
形成する。

次に、熱酸化法によりゲート絶縁膜３０４を形成したの
ち、多結晶シリコンを全面に堆積し、不純物をドーピン
グし、異方性エツチングにより島領域側壁部およびパタ
ーンく配線）部にゲート電極３０５となる多結晶シリコ
ン膜３０５’　、３０５をそれぞれ形成する。そして、
ゲート電極の耐圧を確保するため、表面全体に酸化シリ
コン膜３１１を形成したのち、多結晶シリコン股３１２
を全面に堆積し、層間絶縁ＩＩ！３３０８を堆積する。

このときゲート電極をパターニングした後、イオン注入
により不純物をドーピングし、ソース、・ドレインとな
るｎ型層３０３を形成しておく。

次に、第９図（ｂ）に示す様に、島領域に対して整合す
るように層間絶縁膜３０８をエツチングしたのち、多結
晶シリコン膜３１３を全面に堆積する。この多結晶シリ
コン膜には不純物をドーピングしても、しなくてもよい
。層間絶縁膜３０８をパターニングする場合、あらかじ
め堆積しておいた多結晶シリコン膜３１２がストッパと
なるため、その下の層には全くダメージを与えることは
ない。

次に第９図（Ｃ）に示す様に、異方性エツチングにより
多結晶シリコン膜３１３をコンタクト側壁部に残し、こ
れをマスクに多結晶シリコン３１２および酸化シリコン
膜３１１．３０４をエツチング除去し、所望の配線月料
により配線３１０を形成する。

また、周辺に残った多結晶シリコン膜３１２および３１
３は、少なくともコンタク１−のパターンにより層間絶
縁膜３０８をエツチング除去したのちに酸化工程を行な
うことにより酸化膜３１４となる。

本実施例では、満底部のソース・ドレイン領域３０３へ
のコンタクトがゲート電極に対して余裕を持つように形
成しているが、本質的に自己整合プロセスであるためこ
の余裕が全くなくても、信頼性の高い全く縦型ＭＯＳト
ランジスタを形成することができる。

また、前記実施例では、半導体基根上の素子領域へのコ
ンタクトの形成について説明したが、多層配線における
コンタクトの形成に際しても有効であることはいうまで
もない。

またこれらすべての実施例にｄ３いて、配線としては、
多結晶シリコンをＸＣ積し、イオン注入により不′耗物
をドーピングし、シリサイドを堆積したポリサイド構造
のものを用いてもよいし、Ａ１でもよい。またコンタク
ト部の基板が露出した状態でＳＥＧ　（選択的エピタキ
シャル成長）技術によりエピタキシャル股を形成したの
ちに、所望の配線を形成してもよい。

〔発明の効果］ 以上説明してきたように、本発明の第１の方法によれば
、素子を形成したのち形成された絶縁膜がその直後堆積
された多結晶シリコンによって保護されているため、コ
ンタクト形成時、その絶縁膜に、自己整合的に層間膜を
エツチングしても、いっさいのダメージを受けないため
、絶縁膜の信頼性が最後まで維持できるうえ、コンタク
ト開口後、多結晶シリコンを側壁に残し、最終的には酸
化するようにしているため、その膜厚分・合わせずれに
対し余裕ができ、信頼性の高いコンタクト形成が可能と
なる。また、コンタクトパターンは素子分離領域に対し
ても自己整合的にパターニングすることができ、ＬＳＩ
の高性能化および高集積化をはかることができる。

また、本発明の第２の方法によれば、素子を形成したの
ち層間絶縁膜の形成に先立ち、表面を多結晶シリコンに
よって被覆しているため、層間絶縁膜へのコンタクト形
成時、この多結晶シリコン膜がストッパとして作用する
ため、合わせずれが生じても下地表面が露呈することは
ない。そして、こののちコンタクト側壁に絶縁膜を形成
し、表面を保反した状態でコンタクト底部の多結晶シリ
コンを除去し配線層を形成するようにしており、最終的
にはこの多結晶シリコンを酸化するようにしているため
、ショートの虞がなく、多結晶シリコン膜の厚分・合わ
せずれに対し余裕ができ、信頼性の高いコンタクト形成
が可能どなる。また、この方法においても、コンタク１
〜パターンは素子分１ｉｌＩｔ領域に対しても自己整合
的にパターニングすることができ、ＬＳＩの高性能化お
よび高集積化をはかることができる。

【図面の簡単な説明】

第１図は本発明実施例のＤＲＡＭを示す図、第２図（ａ
＞および第２図（ｂ）は同ＤＲΔＭのキャパシタ電極お
よびゲート電極の配線パターンを示す図、第３図（ａ）
乃至第３図（ｋ＞は同ＤＲＡＭの製造工程図、第４図は
本発明の第２の実施例のＭＯＳトランジスタを示す図、
第５図（ａ）乃至第５図（Ｃ）は同ＭＯＳトランジスタ
の製造工程図、第６図は本発明の第３の実施例のＭＯＳ
トランジスタを示す図、第７図（ａ＞乃至第７図（Ｃ）
は同ＭＯＳトランジスタの製造工程図、第８図は本弁明
の第４の実施例のＭＯＳトランジスタを示す図、第９図
（ａ）乃至第９図（Ｃ）は同ＭＯＳトランジスタの製造
工程図、第１０図は従来例のＤＲＡＭを示す図、第１１
図は従来例のＭＯＳトランジスタを示す図である。 １・・・ｐ−型シリコン基板、２・・・素子分離溝、３
・・・柱状突起、４・・・分離用Ｗ！ｉ縁膜、５・・・
チャネルストップ（ｐ＋型層）、６・・・ｎ−型層、７
・・・第１のキャパシタ電極、８・・・キ７パシタ絶縁
膜、９・・・第２のキャパシタ電極、１０・・・ゲート
絶縁膜、１１（１１１，１１２，・・・）・・・ゲート
電極、１２・・・ｎ型層、１３・・−絶縁膜、１４・・
・ビット線、１５・・・ビット線コンタクト部、１６・
・・側壁絶縁膜、１７・・・絶縁膜、１００・・・素子
領域、１０１・・・素子分離領域、１０２・・・酸化シ
リコン膜、１０３・・・ゲート電極、１０４・・・ＣＶ
Ｄ絶縁膜、１０５・・・ＣＶＤ絶縁膜、１０６・・・ソ
ース・ドレイン（拡散１ｆｆｉ＞、１０７・・・多結晶
シリコン、１０８・・・層間絶縁膜、１０９　・ＣＶ　
Ｄ絶縁膜、１１０　＝−Ａ　ＪｌＡＥａ、１１１　・・
・酸化シリコン膜、２０１・・・ｐ型シリコン基板、２
０２・・・素子分離絶縁膜、２０３・・・ｎ型拡散層、
２０４・・・ゲート絶縁膜、２０５・・・ゲート電極、
２０８・・・層間絶縁膜、２１１・・・酸化シリコン膜
、２１２・・・多結晶シリコン膜、３０１・・・ｐ型シ
リコン基板、３０３・・・ｎ型拡散層、３０４・・・ゲ
ート絶縁膜、３０５・・・ゲート霜慟、３０８・・・＋
ｅ　＋：ｈ絶縁膜、３０９・・・コンタクト、３１１・
・・酸化シリコン膜、３１２・・・多結晶シリコン膜、
３１５・・・Ω領域。 （ｅ） （ｆ） 第３図 （Ｃ） 第３図 （１’）　　　Ｆ）　　（’ワ

Claims (6)

【特許請求の範囲】
1. （１）半導体装置を構成する半導体基板上の素子領域ま
   たは下地の配線層へのコンタクトの形成に際し、 層間絶縁膜の形成に先だち、多結晶シリコン膜を形成す
   る多結晶シリコン膜堆積工程と、 層間絶縁膜として第１の絶縁膜を堆積する層間絶縁膜堆
   積工程と、 前記多結晶シリコン膜をエッチングストッパとして前記
   層間絶縁膜をパターニングしてコンタクトホールを形成
   するコンタクトホール形成工程と、さらに第２の絶縁膜
   を堆積し、異方性エッチングによりコンタクトホールの
   側壁にのみこの第２の絶縁膜を残留させる側壁絶縁膜形
   成工程と、コンタクトホール内の前記多結晶シリコン膜
   を除去し、半導体基板表面または下地の配線層を露呈せ
   しめたのち、配線を形成する配線形成工程と、前記多結
   晶シリコン膜を酸化し酸化シリコン膜とする酸化工程と
   を含むことを特徴とする半導体装置の製造方法。
2. （２）前記配線形成工程は、前記側壁絶縁膜およ層間絶
   縁膜をマスクとして、コンタクトホール内の前記多結晶
   シリコン膜を除去し、半導体基板表面を露呈せしめる工
   程を含むことを特徴とする請求項（１）に記載の半導体
   装置の製造方法。
3. （３）基板上を縦横に走る溝を配設し、この溝により分
   離される複数の半導体柱状突起をマトリックス状に配列
   し、各柱状突起の下部側壁にＭＯＳキャパシタ、上部側
   壁にＭＯＳＦＥＴを形成すると共に、各柱状突起の上端
   面に形成されたソース・ドレイン領域にビット線コンタ
   クトを形成するように構成される半導体記憶装置の製造
   方法であって、 ＭＯＳＦＥＴのゲート電極の形成後、層間絶縁膜を介し
   て、ソース・ドレイン領域にビット線コンタクトを形成
   する工程が、 半導体基板表面全体に多結晶シリコン膜を堆積する多結
   晶シリコン膜堆積工程と、 層間絶縁膜としての第１の絶縁膜を堆積する第１の絶縁
   膜堆積工程と、 この第１の絶縁膜を前記多結晶シリコン膜をストッパと
   してエッチングし、コンタクトホールを形成するコンタ
   クトホール形成工程と、 さらに基板表面全体に第２の絶縁膜を堆積し、異方性エ
   ッチングによりこの第２の絶縁膜をエッチングしコンタ
   クトホール側壁にのみ、残留せしめる側壁絶縁膜形成工
   程と、 コンタクトホール内の前記多結晶シリコン膜を除去し、
   半導体基板表面を露呈せしめたのち、配線を形成する配
   線形成工程と、 前記多結晶シリコン膜を酸化し酸化シリコン膜とする酸
   化工程とを含むことを特徴とする半導体装置の製造方法
   。
4. （４）半導体装置を構成する半導体基板上の素子領域ま
   たは下地の配線層へのコンタクトの形成に際し、 層間絶縁膜の形成に先だち、半導体基板表面の少なくと
   も一部に第１の絶縁膜を堆積する第１の絶縁膜堆積工程
   と、 第１の多結晶シリコン膜を堆積する第１の多結晶シリコ
   ン膜堆積工程と、 層間絶縁膜としての第２の絶縁膜を堆積する層間絶縁膜
   堆積工程と、 前記第１の多結晶シリコン膜をエッチングストッパとし
   て前記層間絶縁膜をパターニングしてコンタクトホール
   を形成するコンタクトホール形成工程と、 さらに第２の多結晶シリコン膜を堆積し、異方性エッチ
   ングによりコンタクトホールの側壁にのみこの第２の多
   結晶シリコン膜を残留させる側壁多結晶シリコン膜形成
   工程と、 コンタクトホール内の前記第１の絶縁膜を除去し、半導
   体基板表面または下地の配線層を露呈せしめたのち、配
   線を形成する配線形成工程と、前記第１の多結晶シリコ
   ン膜を酸化し酸化シリコン膜とする酸化工程とを含むこ
   とを特徴とする半導体装置の製造方法。
5. （５）前記配線形成工程は、前記側壁多結晶シリコン膜
   をマスクとして、コンタクトホール内の第１の絶縁膜を
   除去し、半導体基板表面または下地の配線層を露呈せし
   める工程を含むことを特徴とする請求項（４）に記載の
   半導体装置の製造方法。
6. （６）ＭＯＳＦＥＴのソース・ドレイン領域へのコンタ
   クトの形成に際し、 ゲート電極形成後、層間絶縁膜の形成に先だち、少なく
   ともゲート電極を覆うように第１の絶縁膜を堆積する第
   １の絶縁膜堆積工程と、 第１の多結晶シリコン膜を堆積する第１の多結晶シリコ
   ン膜堆積工程と、 層間絶縁膜としての第２の絶縁膜を堆積する層間絶縁膜
   堆積工程と、 前記第１の多結晶シリコン膜をエッチングストッパとし
   て前記層間絶縁膜をパターニングしてコンタクトホール
   を形成するコンタクトホール形成工程と、 さらに第２の多結晶シリコン膜を堆積し、異方性エッチ
   ングによりコンタクトホールの側壁にのみこの第２の多
   結晶シリコン膜を残留させる側壁多結晶シリコン膜形成
   工程と、 コンタクトホール内の前記第１の絶縁膜を除去し、半導
   体基板表面を露呈せしめたのち、ソース・ドレイン電極
   配線を形成する配線形成工程と、前記第１の多結晶シリ
   コン膜を酸化し酸化シリコン膜とする酸化工程とを含む
   ことを特徴とする半導体装置の製造方法。