JPS6237960A - 読み出し専用半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は製造時にデータが書き込まれ、製造［発明の
技術的背崇］ 一般にデータの読み出しのみを行なう読み出し専用メモ
リ（以下、ＲＯＭと称する）は、ウェハ■程の途中でデ
ータの書き込みが行われるためマスク・プログラムＲＯ
Ｍと呼ばれている。この種のＲＯＭのデータ書き込みに
広く採用される方式として、（ａ）コンタクト方式、（
ｂ）ＳＤＧ方式、（Ｃ）ｌ−ランジスタの閾値電圧の違
いによる方式、の３種類がある。上記（ａ）の方式はデ
ータ線とメモリセルトランジスタのトレインとを］ンタ
クトによって接続する、しないの選択によりデータの゛
１″レベル、ｌｌ　Ｏ１１レベルを書き込むものである
。−上記（ｂ）の方式はメモリセルトランジスタのゲー
ト領域にゲート酸化膜を形成するか、もしくはフィール
ド酸化膜を形成するによりデータの１″、ｉｔ　Ｏｎを
書き込むものである。

さらに上記（Ｃ）の方式はメモリセルトランジスタの閾
値電圧を高くするか、もしくは低いままにしておくかに
よりデータを書き込むものである。

上記（ａ）のコンタクト方式を採用したＲＯＭではメモ
リセル１個につき１個のコンタクトが必要となるので、
上記（ｂ）もしくは（Ｃ）の方式を採用したＲＯＭに比
べてメモリセルの面積が大きくなるという欠点がある。

第４図は−［記（ｂ）および（Ｃ）の方式を用いてデー
タ書き込みを行なった従来のＲＯＭの回路図であり、第
５図はこのＲＯＭのメモリセル２個分のパターン平面図
である。図中４１はメモリセルのゲート配線、４２はＲ
ＯＭデータ線、４３は接地線、４４はそれぞれメモリセ
ルを構成し、書き込みデータに応じてその閾値電圧が選
択的に高められているＭＯＳ　ｔ−ランジスタ、４５は
データ線４２と各メモリセル用ＭＯ３ｉ−ランジスタ４
４のドレインとを接続するコンタクトである。また、第
５図において２点鎖線で囲まれた部分が一つのメモリセ
ル領域４６である。そしてメモリセルのゲート配線４１
は例えば不純物が導入され、低抵抗化された多結晶シリ
コンで構成され、データ線４２はアルミニューム等の金
属で構成されている。

このように上記（ｂ）のＳＤＧ方式、（Ｃ）のトランジ
スタの閾値電圧の違いによる方式を用いてデータ書き込
みを行なったＲＯＭでは、２個のメモリセル毎に１個の
コンタクトを設ければよいので、上ｉ［ｌ！（ａ＞のコ
ンタクト方式を採用したＲＯＭに比較してメモリセルの
大きさを小さくすることができる。この方式のＲＯＭで
は、メモリセルの図中の縦方向での大きさは、コンタク
ト４５の大きさと、第５図中の寸法１で示されるコンタ
クト４５とゲート配線４１との間隔で決定される。そこ
でメモリセルの占有面積を小さくするためにコンタクト
４５の大きさを小さくしようとすると、コンタクト部分
の抵抗が無視できない大きさになってしまう。このため
、フンタクト４５の大きさを小さくすることには限界が
あり、メモリセルサイズの縮小化が制限されている。

このためにさらに従来では、メモリセルの占有面積が小
さく、人寄鹸化が実用できるＲ　ＯＭが開発されている
。このＲＯＭはシリコン半導体基板内に形成されたメモ
リセルトランジスタのトレイン領域にこのドレイン領域
と同じ材質であるシリコンで構成された配線を接続し、
この配線をゲート電極構造の上方にまで延在させること
により、データ線を構成する金属配線と上記配線とのコ
ンタクト部を大きくとれるようにしたものである。

このようなＲＯＭのメモリセル２個分のパターン平面図
を第６図に、そのａ−ａ’線に沿った断面図を第７図に
示す。第６図および第７図において、５１はＰ型のシリ
コン半導体基板、５２はＮ＋型のドレイン領域、５３は
Ｎ＋型のソース領域、５４は不純物が導入され、低抵抗
化された第１層目の多結晶シリコンからなるゲート電極
、５５はこのゲート電極５４上および基板５１上を覆う
絶縁膜、５６は第２層目の多結晶シリコンからなる配線
、５７はドレイン領域５２と配線５６間のコンタクトホ
ール、５８は配線５６とアルミニュームからなるデータ
線５９間のコンタクトホールである。そして一点鎖線で
囲んだ部分が一つのメモリセル領域６０であり、また６
１はＭＯＳ　ｔ−ランジスタである。

上記構造のＲＯＭにあっては、シリコン半導体基板５１
内に形成されたトランジスタのドレイン領１或５２とシ
リコンで構成された配線５６とをいわゆるベリード方式
によるコンタクＩ・ホール５７を通じて直接に接続して
おり、同じシリコンどうしが接触しているのでコンタク
ト抵抗が小さくなり、コンタクトホール５７の面積も小
さくできる。そしてこのＲＯＭによれば、アルミニュー
ムによるデータ線とメモリセルのトレイン領域とを接続
するＳＤＧ方式またはイオン注入方式のメモリセルに比
べ、メモリセルの占有面積を８５％程度に縮小化するこ
とができる。また、アルミニュームによるデータ線５９
と第２層目の多結晶シリコンによる配線５６間のコンタ
クトホール５８の面積は大きくとることができるので、
この部分のコンタクト抵抗が小さくなり、従って、コン
タクト抵抗によるトランジスタ特性の劣化も生じない。

［背景技術の問題点］ ところが、第６図および第７図のＲＯＭにおいても、さ
らに人害量化が進むとコンタクトホール５７の形成に際
しての、第７図中の距＄１１１ｄで示されるミス・アラ
イメントのための各寸法余裕がメモリセルの一方向のサ
イズの大きな部分を占めることが問題となってくる。マ
スク・アライメントの精度を上げることにも限界がある
ため、この問題を解決しなければさらに大幅な高密度化
は望めない。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの占有面積が縮小化でき、
もって大幅な高密度化が実用できる読み出し専用半導体
記憶装置の製造方法を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、−導電型
の半導体基体上に第１の絶縁膜、第１の多結晶シリコン
層および第２の絶縁膜を順次堆積形成し、書き込み情報
に応じて上記半導体基体内の所定領域に一導電型の不純
物を選択的にイオン注入して閾値制御のための不純物注
入領域を形成し、上記第１の絶縁膜、第１の多結晶シリ
コン層および第２の絶縁膜からなる三層構造膜を選択的
に同時にエツチング除去して三層構造のゲート電極構造
を形成し、上記ゲート電極構造をマスクとして用いて上
記基体内に逆導電型の不純物を導入し、このゲート電極
構造に対し自己整合的にかつ互いに離間して逆導電型の
第１および第２の半導体領域を形成し、全面に第３の絶
縁膜を堆積形成し、異方性エツチング技術により、上記
ゲート電極構造の少なくとも−り記憶１の半導体領域と
接する側の側壁に−り記憶３の絶縁膜を残すとともに上
記第１の半導体領域に通じる第１のコンタクトホールを
自己整合的に開孔し、全面に第２の多結晶シリコン層を
堆積形成し、上記第２の多結晶シリコン層に逆導電型の
不純物を導入してこの多結晶シリコン層を低抵抗化する
とともに、上記第１のコンタクトホールを介して上記第
１の半導体領域内にこの第１の半導体領域よりも深くか
つ不純物濃度が高い第３の半導体領域を形成し、上記低
抵抗化された第２の多結晶シリコン層を選択的に除去し
て、少なくともその一部が上記ゲート構造の上方に延在
し、上記第３の半導体領域の表面と接触するコンタクト
・パッドを形成し、全面に第４の絶縁膜を堆積形成し、
上記第４の絶縁膜に対し上記コンタクト・パッドに通じ
る第２のコンタクトホールを開孔し、全面に導電体層を
堆積形成し、これをパターニングして上記コンタクト・
パッドと接続された配線を形成するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の詳細な説明する。第１
ａ図ないし第１ｆ図はこの発明に係る読み出し専用半導
体記憶装置の製造方法の一実施例による工程を順次示す
断面図である。この実施例の方法はＮチャネルＭＯ８ト
ランジスタをメモリセルとして使用するＲＯＭにこの発
明を実施したものである。

まず、第１ａ図に示すように、Ｐ型のシリコン半導体基
板１１に選択酸化を施してフィールド絶縁膜（図示せず
）を形成し、素子分離を行なう。なお、必要があれば上
記フィールド絶縁膜を形成する前にこの部分の基板表面
に反転防止用不純物を導入し、フィールド絶縁膜の形成
時に反転防止層を形成するようにしてもよい。次に基板
１１の露出面に、熱酸化法によってゲート酸化膜１２を
形成する。このゲート絶縁膜１２の形成後、この−トに
例えばＣＶＤ法（化学的気相成長法）により、リン（Ｐ
）を含有し、低抵抗化した第１Ｈ目の多結晶シリコン層
１３を４０００人ないし６０００人の厚みに堆積形成す
る。なお、この第１層目の多結晶シリコン層１３は、初
めは不純物がドープされていない状態で形成し、その後
、不純物としてリンをドープして低抵抗化するようにし
てもよい。次にこの状態で全面に図示しないマスク部材
を堆積し、さらにこのマスク部材をＰＥＰ　（写真蝕刻
）技術により肉き込みデータ（ＲＯＭデータ）に応じて
パターニングし、さらにこのパターニングされたマスク
をイオン注入用のマスクとして用いて多結晶シリコン層
１３およびゲート酸化膜１２を通じて基板１１にボロン
（Ｂ）イオンを選択的に注入してイオン注入領域１４を
形成する。引き続き、多結晶シリコンの熱酸化もしくは
ＣＶ［１法により、上記多結晶シリコン層１３上の全面
に厚さ４０００人程度０酸化膜１５を形成する。

次に第１ｂ図に示すように、ＰＰＰ技術により形成した
レジスト・パターン（図示せず）をマスクとして、ＲＩ
Ｅ（リアクティブ・イオン・エツチング）法により、上
記ゲート酸化ＰＩＡ１２、多結晶シリコン層１３および
酸化ｌｌ＊１５からなる三層構造膜を選択的に除去し、
多結晶シリコン層１３の上下をゲート酸化膜１２および
酸化Ｉ！１５で挟まれた三層構造のゲート電極構造１６
Ａ、　１６Ｆ３を形成する。この後、上記ゲート電極構
造１６Ａ、１６ＢをマスクにしてＮ型不純物、例えばリ
ンまたはヒ素（ＡＳ）等のイオン注入を行ない、基板１
１の表面にＮ型半導体領域１７および１８を自己整合的
に形成する。続いてＣＶＤ法により、基板全面に厚さ５
０００人程度０低温酸化膜１９を堆積する。

次に第１Ｃ図に示すように、ＲＩＥ法の持つ異方性エツ
チング作用を利用して上記低温酸化ｌ！１９のエツチン
グを行ない、−上記ゲート電極構造１６Ａ１１６Ｂそれ
ぞれの、半導体領域１７および１８と接する方向の両側
壁上にのみこの低温酸化膜１９を残す。

またこれと同時にベリード・コンタクトホール２０を上
記Ｎ型半導体領域１７上に形成する。

この後、第１ｄ図に示すように、不純物がドープされて
いない第２層目の多結晶シリコン層２１をＣＶＤ法によ
り全面に堆積形成し、次に例えば低温のリン拡散等によ
りこの第２層目の多結晶シリコン層２１に不純物拡散を
行なってこの多結晶シリコン層２１を低抵抗化しつつ、
上記ベリード・コンタクトホール２０を通じて接触して
いる上記半導体領域１７と上記半導体領域１８にリン拡
散を行ない、これら領域内にこれらの領域よりも深くか
つ高濃度のＮ十型の半導体領域２２．２３をそれぞれ形
成する。これにより、Ｎ型半導体領域１７と上記Ｎ＋型
半導体領域２２とからなる２段構造のドレイン領域２４
と、Ｎ型半導体領域１８と上記Ｎ＋型半導体領域２３と
からなる２段構造のソース領ＩＩ！２５とが形成される
。

次に第１ｅ図に示すように、ＰＥＰ技術により形成した
図示しないレジストパターンをマスクとして用いて上記
第２層目の多結晶シリコン層２１をパターニングし、上
記ベリード・コンタクトホール２０を通じてＭＯＳトラ
ンジスタのドレイン領域２４の表面と接触するとともに
、少なくともその一部が上記ゲート電極構造１６Ａ、　
１６Ｆ３１に延在するコンタクトパッド２６を形成する
。

次に第１ｆ図に示すように、ＣＶＤ法により全面に厚さ
１００００人程度の酸化膜２７を堆積し、さらにＰＥＰ
法により形成した図示しないレジストパターンをマスク
としてこの酸化膜２７にコンタクトホール２８を開孔し
た後、真空蒸着法等によりアルミニューム層２９を被着
し、さらにこのアルミニューム層２９を所定の形状にパ
ターニングする。

このような工程で製造されたＲＯＭにおいて、左側のＭ
ＯＳトランジスタではトレイン、ソース領域間のチャネ
ル領域にイオン注入領１１１４が形成されているので、
その間値電圧は高いｌ１ｌＩｊにされている。これに対
し、右側のＭＯＳ　ｌ−ランジスタではドレイン、ソー
ス領域間のチャネル領域にはイオン注入領域が形成され
ていないので、その間値電圧は元々の低い餡にされ、こ
れにより“１′°レベル、ｉｉ　Ｏ＋＋レベルのデータ
書き込みがなされている。

第２図は上記のようにして製造されたＲＯＭのメモリセ
ル２個分のパターン平面図である。図において第１層目
の多結晶シリコン＠１３は前記第４図のＲＯＭのグー１
〜配線４１として、またパターニングされたアルミニコ
ーム層２９は同じ＜ＲＯＭテ゛−夕線４２としてそれぞ
れ使用され、一点鎖線で囲こんだ部分が一つのメモリセ
ル領域となる。そしてデータ線４２となるアルミニュー
ム層２９はコンタクトホール２８を通じて第２層目の多
結晶シリコン層２１で構成されたコンタクトパッド２６
に接続され、さらにこのコンタクトパッド２６はコンタ
クトホール２０（第２図では図示せず）を通じてドレイ
ン領域２４に接続されている。ここでコンタクトホール
２０はゲート電極ＩＩ造１６Ａ、１６Ｂに対して自己整
合的（セルフ・アライン）に形成される。このため、第
７図に示す従来のＲＯＭの場合に必要であったマスク・
アライメント誤差を補償するための寸法余裕ｄはこの実
施例装置ではほぼ不要となる。しかも、コンタクトホー
ル２０は第２図中に示す素子分離用のフィールド絶縁膜
３０に対しても自己整合的に形成されるので、この方向
でもアライメント誤差を補償するための寸法余裕は不要
となる。従って、上記実施例のＲＯＭにおけるメモリセ
ルの占有面積は、第５図に示す従来セルに対しては３０
％ないし４０％程度、また第７図に示す従来セルに対し
ては１０％ないし２０％程度それぞれ低減でき、これに
よりセルサイズの縮小化が達成される。このため、従来
のＲＯＭと同−設計基準で製造してもかなり大幅な高密
度化が達成されることになる。

また、このような装置を実現するための製造プロセスは
従来技術の延長でよく、従ってＲＯＭの信頼性も十分高
くすることができる。

さらに上記実施例の方法で製造された装置は、ドレイン
領域２４およびソース領域２５がそれぞれ、亙いにセル
フ・アラインの二重拡散による２段構造にされており、
深さ方向になだらかな勾配を持つ領域となっている。こ
のため、耐圧の高いＭＯＳトランジスタおよび低い抵抗
値の拡散層配線を持つメモリセルを得ることができる。

第３ａ図ないし第３ｅ図はこの発明に係る読み出し専用
半導体記憶装置の製造方法の他の実施例による工程を順
次示す断面図である。なお、この実施例もメモリセルと
してＮチャネルＭＯ８ｌ−ランジスタが使用されたＲＯ
Ｍを製造する場合のものである。

第３ａ図および第３ｂ図までの工程は第１図の場合と同
様なので説明は省略する。

次に第３Ｃ図に示すように、ＲＩＥ法の持つ置方性エツ
チング作用を利用して低温酸化膜１９のエツチングを行
なう際、Ｎ型半導体領域１７側にのみこの酸化膜１９を
側壁状に残すようにする。具体的にはＮ型半導体領域１
８側を耐エツチング性マスクで選択的に覆い、この後、
ＲＩＥ法によるエッチングを行なう。この工程により、
側壁状の低温酸化膜１９はゲート電極構造１６Ａ、１６
Ｂそれぞれの半導体領域１７と接する側の側壁上にのみ
残し、半導体領１ｉａと接する側ではゲート電極構造１
６Ａ１１６Ｂそれぞれの上方まで延在した状態で低温酸
化膜１９を残す。またこれと同時にベリード・コンタク
トホール２０を上記Ｎ型半導体領１ａ１７１に形成する
。この後、上記工程で残された酸化膜１９に対し、ＰＥ
Ｐ技術によって上記Ｎ型半導体領域１７に通じるコンタ
クトホール３１を開孔する。なお、このコンタクトホー
ル３１はベリード・コンタクトホール２０と同時に形成
するようにしてもよい。次に不純物がドープされていな
い第２層目の多結晶シリコン層２１をＣＶＤ法により全
面に堆積形成し、例えば低温のリン拡散等によりこの多
結晶シリコン層２１に不純物拡散を行なってこの多結晶
シリコン層２１を低抵抗化し、かつ上記ベリード・コン
タクトホール２０を通じて接触している上記半導体領域
１１と、上記コンタクトホール旧を通じて接触している
上記半導体領域１８にリン拡散を行ない、これら領域内
にこれらの領域よりも深くかつ高濃度のＮ＋型の半導体
領域２２．２３をそれぞれ形成する。

これにより、Ｎ型半導体領域１７と上記Ｎ＋型半導体領
域２２とからなる２段構造のドレイン領域２４ど、Ｎ型
半導体領域１８と上記Ｎ＋型半導体領域２３とからなる
２段構造のソース領域２５とが形成される。

・次に第３ｄ図に示すように、ＰＥＰ技術により形成し
た図示しないレジストパターンをマスクとして用いて上
記第２層目の多結晶シリコン層２１をパターニングし、
上記ベリード・コンタクトホール２０を通じてＭＯＳト
ランジスタのドレイン領域２４０表面と接触し、少なく
ともその一部が上記ゲート電極構造１６Ａ、１６［３上
に延在するコンタクトパッド２６および上記コンタクト
ホール３１を通じてＭＯＳトランジスタのソース領域２
５の表面と接触するコンタクトパッド３２を形成する。

次に第３ｅ図に示すように、ＣＶＤ法により全面に厚さ
１ｏｏｏｏ人程度の酸化膜２７を堆積し、さらにＰＥＰ
法により形成した図示しないレジストパターンをマスク
としてこの酸化膜２７にコンタクトホール２Ｂおよび３
３を開孔した後、真空蒸着法等によりアルミニューム層
２９を被着し、さらにこのアルミニューム層２９を所定
の形状にパターニングする。

このような方法で製造されたＲＯＭは、前記接地線４３
（第４図）に接続される各メモリセルのソース領域２５
そのものを配線として使用するのではなく、アルミニュ
ーム層２９で構成された配線（接地線）を用いて各ソー
スを接地するようにしたものである。

なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではメモリセル用ＭＯＳトランジスタのゲ
ート電極およびコンタクトパッドそれぞれを多結晶シリ
コンで構成する場合について説明したが、これはその他
に例えばモリブデン命シリサイド、タングステン帝シリ
サイド等、高融点金属とシリコンとの混合物もしくは高
融点金属とシリコンとの二肋膜を用いて構成するように
してもよい。すなわち、このような層が使用できる理由
としては、拡散用の不純物を含有することができ、比較
的導電率が高く配線として使用でき、また各工程におけ
る熱履歴に対して溶融する恐れがないからである。

さらに−Ｆ記実施例では、Ｐ型シリコン半導体基板を用
い、メモリセルがＮチャネルＭＯＳトランジスタで構成
されたＲＯＭにこの発明を実施する場合について説明し
たが、これはＰ型シリコン半導体基板を用いたＮウェル
０ＭＯ８（相補ＭＯＳ型）構造のＲＯＭ、あるいはＮ型
シリコン半導体基板を用いたＰウェルＣＭＯ８構造のＲ
ＯＭ等にも実施が可能であることはいうまでもない。

［発明の効果コ 以上説明したようにこの発明によれば、−導電型の半導
体基体上に第１の絶縁膜、第１の多結晶シリコン層およ
び第２の絶縁膜を順次堆積形成し、書き込み情報に応じ
て上記半導体基体内の所定領域に−Ｓ電型の不純物を選
択的にイオン注入して閾値制御のための不純物注入領域
を形成し、上記第１の絶縁膜、第１の多結晶シリコン層
および第２の絶縁膜からなる三層構造膜を選択的に同面
にエツチング除去して三層構造のゲート電極構造を形成
し、上記ゲート電極構造をマスクとして用いて上記基体
内に逆導電型の不純物を導入し、このゲート電極構造に
対し自己整合的にかつ互いに離間して逆導電型の第１お
よび第２の半導体領域を形成し、全面に第３の絶縁膜を
堆積形成し、異方性エツチング技術により上記ゲート電
極構造の少なくとも上記第１の半導体領域と接する側の
側壁上に上記第３の絶縁膜を残すとともに上記第１の半
導体領域に通じる第１のコンタクトホールを自己整合的
に開孔し、全面に第２の多結晶シリコン層を堆積形成し
、上記第２の多結晶シリコン層に逆導電型の不純物を導
入してこの多結晶シリコン層を低抵抗化するとともに、
−上記第１のコンタクトホールを介して上記第１の半導
体領域内にこの第１の半導体領域よりも深（かつ不純物
濃度が高い第３の半導体領域を形成し、上記低抵抗化さ
れた第２の多結晶シリコン層を選択的に除去して、少な
くともその一部が上記ゲート構造の上方に延在し、上記
第３の半導体領域の表面と接触するコンタクト・パッド
を形成し、全面に第４の絶縁膜を堆積形成し、−上記第
４の絶縁膜に対し上記コンタクト・パッドに通じる第２
のコンタクトホールを開孔し、全面に導電体層を堆積形
成し、これをパターニングして上記コンタクト・パッド
と接続された配線を形成するようにしており、余分な寸
法余裕を不要としたので、メモリセルの占有面積が縮小
化でき、もって大幅な高密度化が実現できる読み出し専
用半導体記憶装置の製造方法が提供できる。

【図面の簡単な説明】

、第１図はこの発明に係る読み出し専用半導体記憶装置
の製造方法の一実施例による工程を順次示す断面図、第
２図は上記方法で製造されたＲＯＭのメモリセルのパタ
ーン平面図、第３図はこの発明に係る読み出し専用半導
体記憶装置の製造方法の他の実施例による工程を順次示
す断面図、第４図は従来のＲＯＭの回路図、第５図は第
４図のＲＯＭのメモリセルのパターン平面図、第６図は
従来の他のＲＯＭのメモリセルのパターン平面図、第７
図はその断面図である。 １１・・・Ｐ型のシリコン半導体基板、１２・・・ゲー
ト酸化膜、１３・・・第１層目の多結晶シリコン層、１
４・・・イオン注入領域、１５・・・酸化膜、１６Ａ、
　１６［３・・・ゲート電極構造、１７．１８．２２．
２３・・・Ｎ型半導体領域、１９・・・低温酸化膜、２
０・・・ベリード・コンタクトホール、２１・・・第２
層目の多結晶シリコン層、２４・・・ドレイン領域、２
５・・・ソース領域、２６・・・コンタクトパッド、２
７・・・酸化膜２８・・・コンタクトホール、２９・・
・アルミニュ゛−ム層。 出願人代理人　弁理士　鈴江武彦 第１ｅ図 １］ 第１ｆ図 第２図 第３ｄ　Ｉｌ 第３ｅ図 第４図

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基体上に第１の絶縁膜、第１の多結晶
   シリコン層および第２の絶縁膜を順次堆積形成する工程
   と、書き込み情報に応じて上記半導体基体内の所定領域
   に一導電型の不純物を選択的にイオン注入して閾値制御
   のための不純物注入領域を形成する工程と、上記第１の
   絶縁膜、第１の多結晶シリコン層および第２の絶縁膜か
   らなる三層構造膜を選択的に同時にエッチング除去して
   三層構造のゲート電極構造を形成する工程と、上記ゲー
   ト電極構造をマスクとして用いて上記基体内に逆導電型
   の不純物を導入し、このゲート電極構造に対し自己整合
   的にかつ互いに離間して逆導電型の第１および第２の半
   導体領域を形成する工程と、全面に第３の絶縁膜を堆積
   形成する工程と、異方性エッチング技術により上記ゲー
   ト電極構造の少なくとも上記第１の半導体領域と接する
   側の側壁上に上記第３の絶縁膜を残すとともに上記第１
   の半導体領域に通じる第１のコンタクトホールを自己整
   合的に開孔する工程と、全面に第２の多結晶シリコン層
   を堆積形成する工程と、上記第２の多結晶シリコン層に
   逆導電型の不純物を導入してこの多結晶シリコン層を低
   抵抗化するとともに、上記第１のコンタクトホールを介
   して上記第１の半導体領域内にこの第１の半導体領域よ
   りも深くかつ不純物濃度が高い第３の半導体領域を形成
   する工程と、上記低抵抗化された第２の多結晶シリコン
   層を選択的に除去して、少なくともその一部が上記ゲー
   ト構造の上方に延在し、上記第３の半導体領域の表面と
   接触するコンタクト・パッドを形成する工程と、全面に
   第４の絶縁膜を堆積形成する工程と、上記第４の絶縁膜
   に対し上記コンタクト・パッドに通じる第２のコンタク
   トホールを開孔する工程と、全面に導電体層を堆積形成
   し、これをパターニングして上記コンタクト・パッドと
   接続された配線を形成する工程とを具備したことを特徴
   とする読み出し専用半導体記憶装置の製造方法