JPS61183953A - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JPS61183953A JPS61183953A JP60022941A JP2294185A JPS61183953A JP S61183953 A JPS61183953 A JP S61183953A JP 60022941 A JP60022941 A JP 60022941A JP 2294185 A JP2294185 A JP 2294185A JP S61183953 A JPS61183953 A JP S61183953A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H10B20/00—Read-only memory [ROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
本発明は半導体メモリ装置又は半導体メモリを内蔵した
ＣＰＵなどにおけるメモリ素子の構造に関するもので、
特に読み出し専用メモリ（ＲＯＭ：Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）におけるメモリ素子の構造に関する
ものである。
ＣＰＵなどにおけるメモリ素子の構造に関するもので、
特に読み出し専用メモリ（ＲＯＭ：Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）におけるメモリ素子の構造に関する
ものである。
一般にＲＯＭは、ウェハ製造工程の途中でマスクを用い
て情報が書き込まれるのでマスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の書き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込むいわゆるＳ（ソース
）Ｄ（ドレイン）Ｇ（ゲート）方式、トランジスタの閾
値値電圧を書き込み情報に応じて異ならせる方式、の３
つがある。他方、メモリセルの回路的構成に基づくＮＯ
Ｒ型ＲＯＭ トＮ Ａ Ｎ Ｄ −Ｎ ＯＲ型ＲＯＭ
トイウ方式の別は方も有り、ざらにＲＯＭ Ｊｆｒ使用
するシステム側からみると同期型ＲＯＭと非同期型ＲＯ
Ｍというような方式の別は方もある。そして高速動作に
適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低速の場合に
はＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用されること
が多い。
て情報が書き込まれるのでマスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の書き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込むいわゆるＳ（ソース
）Ｄ（ドレイン）Ｇ（ゲート）方式、トランジスタの閾
値値電圧を書き込み情報に応じて異ならせる方式、の３
つがある。他方、メモリセルの回路的構成に基づくＮＯ
Ｒ型ＲＯＭ トＮ Ａ Ｎ Ｄ −Ｎ ＯＲ型ＲＯＭ
トイウ方式の別は方も有り、ざらにＲＯＭ Ｊｆｒ使用
するシステム側からみると同期型ＲＯＭと非同期型ＲＯ
Ｍというような方式の別は方もある。そして高速動作に
適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低速の場合に
はＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用されること
が多い。
上記のような方式によるＲＯＭの別は方のうち、高速動
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、情報履き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、情報履き込みの容易さおよび確実さに加えて、情報の
書き込み工程が全工程の後半にあることから生産対応上
の効果があるコンタクト方式を採用することが多い。
第５図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲んだ領域が１つのメモリセル１であり
、複数のメモリセルが横方向および縦方向に配列されて
いる。１つのメモリセル１は１つのＭＯＳトランジスタ
で構成され、さらにメモリセル１はドレインとなる拡散
領域２、図中横方向に配列されたＭＯＳトランジスタの
共通ソースとなる拡散領域３、横方向に配列されたＭＯ
Ｓトランジスタの共通ゲート１！極となる多結晶シリコ
ン層により構成されたワード線４および図中縦方向に配
列されたＭＯＳトランジスタのドレイン（拡散領域２）
が書き込み情報に応じてコンタクトホール５を介して選
択的に接続されるアルミニウムにより構成されたデータ
線６からなっている。
メモリセル部分の構成を示すパターン平面図である。図
において破線で囲んだ領域が１つのメモリセル１であり
、複数のメモリセルが横方向および縦方向に配列されて
いる。１つのメモリセル１は１つのＭＯＳトランジスタ
で構成され、さらにメモリセル１はドレインとなる拡散
領域２、図中横方向に配列されたＭＯＳトランジスタの
共通ソースとなる拡散領域３、横方向に配列されたＭＯ
Ｓトランジスタの共通ゲート１！極となる多結晶シリコ
ン層により構成されたワード線４および図中縦方向に配
列されたＭＯＳトランジスタのドレイン（拡散領域２）
が書き込み情報に応じてコンタクトホール５を介して選
択的に接続されるアルミニウムにより構成されたデータ
線６からなっている。
第６図は第５図のようなパターンを持つＲＯＭの等価回
路図である。コンタクト方式のＲＯＭはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタクトホール５によるコンタクトの有無が情
報の１″ ｌｌ Ｑ Ｉ＋に対応している。
路図である。コンタクト方式のＲＯＭはその名の通り、
ウェハプロセス中のコンタクト形成時に情報を書き込む
ため、コンタクトホール５によるコンタクトの有無が情
報の１″ ｌｌ Ｑ Ｉ＋に対応している。
ところで、第５図のようなパターンを持つ従来のＲＯＭ
では、メモリセル用ＭＯＳトランジスタのドレインとな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続される。ここで拡散領域２はシリコンによって構
成され、使方、データ線６はアルミニウム等の金属で構
成されており、両者の仕事関数が異なっている。仕事関
数が異なる材料同志の接触抵抗を十分に小さくするため
にはコンタクトホール５の面積を大きくとる必要がある
。しかも、基板との短絡を防止するためにコンタクトホ
ール５の周囲と拡散領域２の周囲との間の距離も十分に
取る必要がある。このために、各トレインの拡散領１ｉ
ｉ２２の占有面積が広くなって一つのメモリセル１の面
積が広くなり、大きな記憶容量のＲＯＭ１の場合にはチ
ップ面積が大きくなって価格の上昇をもたらす。
では、メモリセル用ＭＯＳトランジスタのドレインとな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続される。ここで拡散領域２はシリコンによって構
成され、使方、データ線６はアルミニウム等の金属で構
成されており、両者の仕事関数が異なっている。仕事関
数が異なる材料同志の接触抵抗を十分に小さくするため
にはコンタクトホール５の面積を大きくとる必要がある
。しかも、基板との短絡を防止するためにコンタクトホ
ール５の周囲と拡散領域２の周囲との間の距離も十分に
取る必要がある。このために、各トレインの拡散領１ｉ
ｉ２２の占有面積が広くなって一つのメモリセル１の面
積が広くなり、大きな記憶容量のＲＯＭ１の場合にはチ
ップ面積が大きくなって価格の上昇をもたらす。
そこで、本発明者は上記従来のＲＯＭが持つ欠点を除去
する目的で、第７図のパターン平面図および第８図の断
面図のようなＲＯＭを既に発明した。このＲＯＭは特願
昭５８−７５０２６号の願書に添附された明細書に記載
されているものであり、以下、これについて説明する。
する目的で、第７図のパターン平面図および第８図の断
面図のようなＲＯＭを既に発明した。このＲＯＭは特願
昭５８−７５０２６号の願書に添附された明細書に記載
されているものであり、以下、これについて説明する。
このＲＯＭはＮチャネルのＭＯＳトランジスタをメモリ
セルとして用いたものであり、第７図中、破線で囲んだ
領域が一つのメモリセル１０である。そして複数のメモ
リセルが横方向および縦方向にマトリックス状態に配列
されている。上述した第５図と同様に一つのメモリセル
は一つのＭｏＳトランジスタで構成されている。Ｐ型の
シリコン半導体基板１１内には各メモリセル１０のドレ
インとなるＮ＋型領領域１２設けられる。さらに前記基
板１１内には、図中、横方向に配列された複数のタモリ
セルの共通ソース領域となるＮ＋型領領域１３横方向に
延長して設けられる。また、横方向に配列された複数の
メモリセルにおいて、各Ｎ＋型領領域２．１３間を横切
るように、横方向に配列された複数のメモリセルの共通
ゲート電極となる第１１！１目の多結晶シリコンからな
るワード線１４が延長して設けられている。さらに各メ
モリセルのドレインとなるＮ＋型領領域１２表面は、横
方向に配列された２行分のメモリセル毎に開孔されたコ
ンタクトホール１５を介して第２層目の多結晶シリコン
からなる配線層１６と接続されており、この配線層１６
の端部は前記共通ゲート電極であるワード線１４上まで
延在するように設けられている。横方向に配列された複
数のメモリセルには、ドレインであるＮ＋型領領域１２
書き込みデータに応じて設けられるコンタクトホール１
７を介して選択的に接続されたアルミニウムからなるデ
ータ線１８が共通に設けられる。
セルとして用いたものであり、第７図中、破線で囲んだ
領域が一つのメモリセル１０である。そして複数のメモ
リセルが横方向および縦方向にマトリックス状態に配列
されている。上述した第５図と同様に一つのメモリセル
は一つのＭｏＳトランジスタで構成されている。Ｐ型の
シリコン半導体基板１１内には各メモリセル１０のドレ
インとなるＮ＋型領領域１２設けられる。さらに前記基
板１１内には、図中、横方向に配列された複数のタモリ
セルの共通ソース領域となるＮ＋型領領域１３横方向に
延長して設けられる。また、横方向に配列された複数の
メモリセルにおいて、各Ｎ＋型領領域２．１３間を横切
るように、横方向に配列された複数のメモリセルの共通
ゲート電極となる第１１！１目の多結晶シリコンからな
るワード線１４が延長して設けられている。さらに各メ
モリセルのドレインとなるＮ＋型領領域１２表面は、横
方向に配列された２行分のメモリセル毎に開孔されたコ
ンタクトホール１５を介して第２層目の多結晶シリコン
からなる配線層１６と接続されており、この配線層１６
の端部は前記共通ゲート電極であるワード線１４上まで
延在するように設けられている。横方向に配列された複
数のメモリセルには、ドレインであるＮ＋型領領域１２
書き込みデータに応じて設けられるコンタクトホール１
７を介して選択的に接続されたアルミニウムからなるデ
ータ線１８が共通に設けられる。
第８図は上記第７図のＸ−Ｘ線に沿った一つのメモリセ
ルの断面構造を示す。２０は素子分離用のフィールド酸
化膜、２１はワード線１４の下部に設けられている酸化
膜、２２乃至２４はそれぞれ酸化膜である。なお、上記
フィールド酸化膜２０下部の基板１１の表面に反転防止
層２５が設けられている。
ルの断面構造を示す。２０は素子分離用のフィールド酸
化膜、２１はワード線１４の下部に設けられている酸化
膜、２２乃至２４はそれぞれ酸化膜である。なお、上記
フィールド酸化膜２０下部の基板１１の表面に反転防止
層２５が設けられている。
このような構成のＲＯＭは、メモリセル用トランジスタ
のドレインであるＮ＋型頭領１１２、アルミニウムから
なるデータ線１８を直接に接続するのではなく、まず、
Ｎ＋型領領域１２表面の一部にコンタクトホール１５を
介して、多結晶シリコンからなる配線層１６を接続し、
更に上記配線層１６を、書き込みデータに応じて選択的
に設けられたコンタクトホール１７を介して、アルミニ
ウムにより構成されたデータ線１８と接続するようにし
たものである。Ｎ＋型領領域１２配線層１６とは共にシ
リコンを構成材料としているので仕事関数は等価である
。このため、両者間の接触抵抗は接触している面積が狭
くても十分小さくでき、コンタクトホール１５のＮ＋型
領領域１２上面積を縮小できる。更に、前記コンタクト
ホール１５を介してＮ＋型領領域１２配線層１６とを接
続する際に、フィールド酸化膜２０側はセルファライン
構造にでき、〕コンタクトホール５はワード線１４側に
のみ適度な距離を保てばよい。従って、Ｎ＋梨型領域２
自体の面積を十分狭くでき、メモリセルで換算して前述
した第５図のものよりも２０〜５０％程度縮小される。
のドレインであるＮ＋型頭領１１２、アルミニウムから
なるデータ線１８を直接に接続するのではなく、まず、
Ｎ＋型領領域１２表面の一部にコンタクトホール１５を
介して、多結晶シリコンからなる配線層１６を接続し、
更に上記配線層１６を、書き込みデータに応じて選択的
に設けられたコンタクトホール１７を介して、アルミニ
ウムにより構成されたデータ線１８と接続するようにし
たものである。Ｎ＋型領領域１２配線層１６とは共にシ
リコンを構成材料としているので仕事関数は等価である
。このため、両者間の接触抵抗は接触している面積が狭
くても十分小さくでき、コンタクトホール１５のＮ＋型
領領域１２上面積を縮小できる。更に、前記コンタクト
ホール１５を介してＮ＋型領領域１２配線層１６とを接
続する際に、フィールド酸化膜２０側はセルファライン
構造にでき、〕コンタクトホール５はワード線１４側に
のみ適度な距離を保てばよい。従って、Ｎ＋梨型領域２
自体の面積を十分狭くでき、メモリセルで換算して前述
した第５図のものよりも２０〜５０％程度縮小される。
他方、互いに仕事関数が異なるアルミニウムからなるデ
ータ線１８と多結晶シリコンからなる配線層１６との接
続を行なう場合に、耐重［６はワード線１４の上方まで
延長されており、その平面距離はＮ＋型頭領１ｉｉ！１
２りも十分に長くされている。従って、データ線１８と
配線層１６との接続部分であるコンタクトホール１７の
面積はＮ＋型領領域１２面積の大きさにかかわらず十分
広くとることができる。これにより、コンタクトホール
の面積で決定さる接触抵抗の大きさによるトランジスタ
の電圧、電流特性の劣化もなく、高密度化が可能にされ
ている。
ータ線１８と多結晶シリコンからなる配線層１６との接
続を行なう場合に、耐重［６はワード線１４の上方まで
延長されており、その平面距離はＮ＋型頭領１ｉｉ！１
２りも十分に長くされている。従って、データ線１８と
配線層１６との接続部分であるコンタクトホール１７の
面積はＮ＋型領領域１２面積の大きさにかかわらず十分
広くとることができる。これにより、コンタクトホール
の面積で決定さる接触抵抗の大きさによるトランジスタ
の電圧、電流特性の劣化もなく、高密度化が可能にされ
ている。
このように第７図図示のＲＯＭでは、前述した第５図図
示のＲＯＭに比較して大幅なセルサイズの縮小が可能で
ある。しかしながら、かかるセルにおいても、更に大容
量化実現のため微細化が進むと、第８図に示すようにコ
ンタクトホール（ベリードコンタクトホール）１５の形
成に際してミス・アライメントのための余裕Ａと、コン
タクト部の面積を確保する目的で、同様にミス・アライ
メントのための余裕を含んだ距離Ｂとがセルの大きな部
分を占めることが問題となってくる。マスク・アライメ
ントの精度を上げる事にも限界があるため、この問題を
解決しなければ更に大幅な高密度化は望めない。
示のＲＯＭに比較して大幅なセルサイズの縮小が可能で
ある。しかしながら、かかるセルにおいても、更に大容
量化実現のため微細化が進むと、第８図に示すようにコ
ンタクトホール（ベリードコンタクトホール）１５の形
成に際してミス・アライメントのための余裕Ａと、コン
タクト部の面積を確保する目的で、同様にミス・アライ
メントのための余裕を含んだ距離Ｂとがセルの大きな部
分を占めることが問題となってくる。マスク・アライメ
ントの精度を上げる事にも限界があるため、この問題を
解決しなければ更に大幅な高密度化は望めない。
本発明は、データ線を形成する金属配ＩｉＩ層のコンタ
クトパッドとなる多結晶シリコンの電極層が、セルフ・
アライメント構造でベリードコンタクトを形成すること
ができ、更に大幅な高密度化が可能な読み出し専用半導
体装置を提供しようとするものである。
クトパッドとなる多結晶シリコンの電極層が、セルフ・
アライメント構造でベリードコンタクトを形成すること
ができ、更に大幅な高密度化が可能な読み出し専用半導
体装置を提供しようとするものである。
本発明は、第１導電型の半導体基板上に設けられ、上下
に絶縁膜が配置されたゲート電極と、前記基板表面に前
記ゲート電極に対し自己整合的に互いに離間して設けら
れた第２導電型の１対の第１半導体領域と、前記ゲート
電極及び上下の絶縁膜の少なくとも一方の側面に設けら
れた絶縁物からなる壁体と、前記基板表面に前記壁体に
対し自己整合的に設けられ、前記第１半導体領域より深
く、かつ高濃度の第２導電型の第２半導体領域と、この
第２半導体領域と接続され、少なくとも一部が前記ゲー
ト電極の上部絶縁膜上に延在した例えば多結晶シリコン
からなる電極層と、青き込み情報に応じて前記電極層と
選択的に接続される配線層とを具漏したことを特徴とす
るものである。かかる本発明によれば、二層電極構造の
コンタクトホール方式は互いの電極がセルファラインコ
ンタクト構造によって高密度に配置されるので、更に高
密度で信頼性の高い読み出し専用記憶装置の実瑛が可能
となる。
に絶縁膜が配置されたゲート電極と、前記基板表面に前
記ゲート電極に対し自己整合的に互いに離間して設けら
れた第２導電型の１対の第１半導体領域と、前記ゲート
電極及び上下の絶縁膜の少なくとも一方の側面に設けら
れた絶縁物からなる壁体と、前記基板表面に前記壁体に
対し自己整合的に設けられ、前記第１半導体領域より深
く、かつ高濃度の第２導電型の第２半導体領域と、この
第２半導体領域と接続され、少なくとも一部が前記ゲー
ト電極の上部絶縁膜上に延在した例えば多結晶シリコン
からなる電極層と、青き込み情報に応じて前記電極層と
選択的に接続される配線層とを具漏したことを特徴とす
るものである。かかる本発明によれば、二層電極構造の
コンタクトホール方式は互いの電極がセルファラインコ
ンタクト構造によって高密度に配置されるので、更に高
密度で信頼性の高い読み出し専用記憶装置の実瑛が可能
となる。
以下、本発明をＮチャンネルＭＯ８ｌ−ランジスタをメ
モリとして使用するＲＯＭのメモリセルに適用した例に
ついて第１図（ａ）〜（ｆ）及び第２図の製造工程を併
記して詳細に説明する。
モリとして使用するＲＯＭのメモリセルに適用した例に
ついて第１図（ａ）〜（ｆ）及び第２図の製造工程を併
記して詳細に説明する。
まず、例えばＰ型のシリコン半導体基板３１に選択酸化
を施し、フィールド酸化膜３２を形成した後、熱酸化に
より酸化膜を形成した。つづいて、全面に例えばＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ ）法により、リンを含有した多結晶シリコン層
を形成した。なお、多結晶シリコン層は、最初に不純物
をドープしていないものを形成し、その後リンをドープ
するようにしてもよい。ひきつづき、多結晶シリコン層
の熱酸化又はＣＶＤ法により多結晶シリコン層上の全面
に、厚さ４０００人程度０酸化膜を形成した後、写真蝕
刻法により形成されたレジストパターン（図示せず）を
マスクとしてＲＴ Ｅ （Ｒｅａｃｔｉｖｅ Ｉ ｏｎ
Ｅ ｔｃｈｉｎｇ）法によりエツチングを行なうこ
とにより上下に酸化膜３３．３４が配置された多結晶シ
リコンゲート電極３５を形成した。この後、前記多結晶
シリコンゲート電極３５及び上下の酸化膜３３．３４を
マスクにしてＮ型不純物、例えばリン（又は砒素）のイ
オン注入を行ない、Ｎ型の拡散領ｔ＊３６ｔ、３７１を
形成した（第１図（ａ）図示）。
を施し、フィールド酸化膜３２を形成した後、熱酸化に
より酸化膜を形成した。つづいて、全面に例えばＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ ）法により、リンを含有した多結晶シリコン層
を形成した。なお、多結晶シリコン層は、最初に不純物
をドープしていないものを形成し、その後リンをドープ
するようにしてもよい。ひきつづき、多結晶シリコン層
の熱酸化又はＣＶＤ法により多結晶シリコン層上の全面
に、厚さ４０００人程度０酸化膜を形成した後、写真蝕
刻法により形成されたレジストパターン（図示せず）を
マスクとしてＲＴ Ｅ （Ｒｅａｃｔｉｖｅ Ｉ ｏｎ
Ｅ ｔｃｈｉｎｇ）法によりエツチングを行なうこ
とにより上下に酸化膜３３．３４が配置された多結晶シ
リコンゲート電極３５を形成した。この後、前記多結晶
シリコンゲート電極３５及び上下の酸化膜３３．３４を
マスクにしてＮ型不純物、例えばリン（又は砒素）のイ
オン注入を行ない、Ｎ型の拡散領ｔ＊３６ｔ、３７１を
形成した（第１図（ａ）図示）。
次いで、同図（ｂ）に示すようにＣＶＤ法により基板３
１の全面に厚さ５０００人程度０低温８１０２！１３８
を形成した。この後、ＲＩＥの異方向性を利用してＳｉ
Ｏ２膜３８のエツチングを行ない、ゲート電極３５及び
上下の酸化Ｍ３３．３４の両側壁に５ｉＯｚからなる壁
体３９を形成すると共に、ベリードコンタクトホール４
０を形成したく同図（Ｃ）図示）。
１の全面に厚さ５０００人程度０低温８１０２！１３８
を形成した。この後、ＲＩＥの異方向性を利用してＳｉ
Ｏ２膜３８のエツチングを行ない、ゲート電極３５及び
上下の酸化Ｍ３３．３４の両側壁に５ｉＯｚからなる壁
体３９を形成すると共に、ベリードコンタクトホール４
０を形成したく同図（Ｃ）図示）。
次いで、基板３１全面に第２の多結晶シリコン層４１を
堆積し、例えば低温のリン拡散などにより第２の多結晶
シリコン層４１に不純物を拡散しつつ、ベリードコンタ
クトホール４０を介して接触する基板３１の拡散領域３
６１．３７ｔにリンを拡散して該拡散領域３６１．３７
ｔよりも深い高濃度のＮ′″型拡散領［３６２，３７２
を形成した（同図（ｄ）図示）。これによりＮ型拡散領
域３６１及びＮ＋型拡散領域３６２からなるドレイン領
域４２、並びにへ型拡散＃４域３７１及びＮ＋型拡散領
域３７２からなるソース領域４３が夫々形成された。こ
の後、写真蝕刻法により形成されたレジストパターン（
図示せず）をマスクとして第２の多結晶シリコン層４１
をパターニングしてＭＯ８型トランジスタのドレイン４
２とベリードコンタクトホール４０を通して接続すると
共に、少なくともその一部がゲート！＋３５の酸化膜３
４上に延在する多結晶シリコンの電極層（コンタク１−
パッド層）４４１．４４２を形成した（同図（ｅ）図示
）。
堆積し、例えば低温のリン拡散などにより第２の多結晶
シリコン層４１に不純物を拡散しつつ、ベリードコンタ
クトホール４０を介して接触する基板３１の拡散領域３
６１．３７ｔにリンを拡散して該拡散領域３６１．３７
ｔよりも深い高濃度のＮ′″型拡散領［３６２，３７２
を形成した（同図（ｄ）図示）。これによりＮ型拡散領
域３６１及びＮ＋型拡散領域３６２からなるドレイン領
域４２、並びにへ型拡散＃４域３７１及びＮ＋型拡散領
域３７２からなるソース領域４３が夫々形成された。こ
の後、写真蝕刻法により形成されたレジストパターン（
図示せず）をマスクとして第２の多結晶シリコン層４１
をパターニングしてＭＯ８型トランジスタのドレイン４
２とベリードコンタクトホール４０を通して接続すると
共に、少なくともその一部がゲート！＋３５の酸化膜３
４上に延在する多結晶シリコンの電極層（コンタク１−
パッド層）４４１．４４２を形成した（同図（ｅ）図示
）。
次いで、全面に厚さ１００００人程度０ＣＶＤ−３ｉ
０２膜４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣｖＤ−８
１０２１１１４５に、一方のコンタクトパッド層４４２
の表面に通じるコンタクトホール４６をＲＯＭデータ（
古き込み情報ンに応じて開孔した後、真空蒸着法等によ
ってアルミニウム層を蒸着し、更に該アルミニウム層を
パターニングしてデータ線４７を形成した。この後は全
面に図示しない保護膜を被覆形成して完成する（同図（
ｆ）及び第２図図示）。なお、第２図は第１図（ｆ）の
平面図である。ここで、二点鎖線で囲まれた領域が１つ
のメモリセルである。第１図（ｆ）における右側のメモ
リセルはトランジスタのドレイン領域４２にベリードコ
ンタクトホール４０を通してコンタクトパッド層４４２
が接続され、かつ該コンタクトパッド層４４２がコンタ
クトホール４６を通してアルミニウムのデータ線４７に
接続されており、左側のメモリセルではコンタクトパッ
ド層４４１とデータ線４７の間にＣＶＤ−３ｉ○２膜４
５が残ったままなので、トランジスタのドレイン領域４
２はデータ線４７に接続されていない場合を示している
。
０２膜４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣｖＤ−８
１０２１１１４５に、一方のコンタクトパッド層４４２
の表面に通じるコンタクトホール４６をＲＯＭデータ（
古き込み情報ンに応じて開孔した後、真空蒸着法等によ
ってアルミニウム層を蒸着し、更に該アルミニウム層を
パターニングしてデータ線４７を形成した。この後は全
面に図示しない保護膜を被覆形成して完成する（同図（
ｆ）及び第２図図示）。なお、第２図は第１図（ｆ）の
平面図である。ここで、二点鎖線で囲まれた領域が１つ
のメモリセルである。第１図（ｆ）における右側のメモ
リセルはトランジスタのドレイン領域４２にベリードコ
ンタクトホール４０を通してコンタクトパッド層４４２
が接続され、かつ該コンタクトパッド層４４２がコンタ
クトホール４６を通してアルミニウムのデータ線４７に
接続されており、左側のメモリセルではコンタクトパッ
ド層４４１とデータ線４７の間にＣＶＤ−３ｉ○２膜４
５が残ったままなので、トランジスタのドレイン領域４
２はデータ線４７に接続されていない場合を示している
。
しかして、本発明によれば第１図（ｆ）及び第２図に示
すようにベリードコンタクトホール４０がゲート電極部
３５に対し、セルフ・アライメントで形成されるので、
前述した従来技術である第８図図示の中のＡで示した写
真蝕刻法で発生するマスク・アライメント誤差を補償す
るための距離がほぼ不要となり、しかも同様に素子分離
用のフィールド酸化膜層３２に対しマスク・アライメン
ト誤差を補償するための距離を含んだベリードコンタク
ト巾（第８図中のＢ）もこの補償弁が不要となり、従来
の同セルの半分の面積で済むことになる。従って、この
分だけメモリセルのデータ線方向のセルサイズ縮小化す
ることができ、従来と同−設計基準でかなり大幅な高密
度化が実現される。更に、これを実現するプロセスは従
来技術の延長でよく、装置の信頼性も高くできる。
すようにベリードコンタクトホール４０がゲート電極部
３５に対し、セルフ・アライメントで形成されるので、
前述した従来技術である第８図図示の中のＡで示した写
真蝕刻法で発生するマスク・アライメント誤差を補償す
るための距離がほぼ不要となり、しかも同様に素子分離
用のフィールド酸化膜層３２に対しマスク・アライメン
ト誤差を補償するための距離を含んだベリードコンタク
ト巾（第８図中のＢ）もこの補償弁が不要となり、従来
の同セルの半分の面積で済むことになる。従って、この
分だけメモリセルのデータ線方向のセルサイズ縮小化す
ることができ、従来と同−設計基準でかなり大幅な高密
度化が実現される。更に、これを実現するプロセスは従
来技術の延長でよく、装置の信頼性も高くできる。
また、ドレイン、ソース領域４２．４３は互いにセルフ
・アラインの二重拡散により形成されるので、なだらか
な曲りをもった領域となり、ひいては耐圧の高いＭＯＳ
トランジスタ及び低い抵抗値の拡散層配線を有するメモ
リセルを得ることができる。
・アラインの二重拡散により形成されるので、なだらか
な曲りをもった領域となり、ひいては耐圧の高いＭＯＳ
トランジスタ及び低い抵抗値の拡散層配線を有するメモ
リセルを得ることができる。
次に、本発明の他の実施例を第３図（ａ）〜（ｅ）の製
造工程を参照して詳細に説明する。
造工程を参照して詳細に説明する。
まず、例えばＰ型のシリコン半導体゛基板３１に選択酸
化を施し、フィールド酸化膜３２を形成した後、熱酸化
により酸化膜を形成した。つづいて、全面に例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法により、例えばリンを含有した多結晶シ
リコン層を形成した。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ ｌ ｏｎ Ｅ
ｔｃｈｉｎｇ）法によりエツチングを行なうことによ
り上下に酸化膜３３．３４が配置された多結晶シリコン
ゲート電極３５を形成した。この後、前記多結晶シリコ
ンゲート電極３５及び上下の酸化膜３３．３４をマスク
にしてＮ型不純物、例えばリン（又は砒素）のイオン注
入を行ない、Ｎ型の拡散領域３６１．３７１を形成した
（第３図（ａ）図示）。
化を施し、フィールド酸化膜３２を形成した後、熱酸化
により酸化膜を形成した。つづいて、全面に例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法により、例えばリンを含有した多結晶シ
リコン層を形成した。ひきつづき、多結晶シリコン層の
熱酸化又はＣＶＤ法により多結晶シリコン層上の全面に
、厚さ４０００人程度０酸化膜を形成した後、写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ ｌ ｏｎ Ｅ
ｔｃｈｉｎｇ）法によりエツチングを行なうことによ
り上下に酸化膜３３．３４が配置された多結晶シリコン
ゲート電極３５を形成した。この後、前記多結晶シリコ
ンゲート電極３５及び上下の酸化膜３３．３４をマスク
にしてＮ型不純物、例えばリン（又は砒素）のイオン注
入を行ない、Ｎ型の拡散領域３６１．３７１を形成した
（第３図（ａ）図示）。
次いで、同図（ｂ）に示すようにＣＶＤ法により基板３
１の全面に厚さ５０００人程度０低温５１０２ＩｌｌＩ
３８を形成した。ツツイテ、ＭＯＳトランジスタのドレ
イン領域側はセルファライで、ソース領域側は以後の工
程で金属配線層と拡散領域のコンタクトホールを形成す
る部分のみを写真蝕刻法により形成したレジストパター
ン（図示せず）をマスクとし、ＲＩＥの異方向性を利用
してＳｉＯ２膜３８のエツチングを行ない、ゲート電極
３５及び上下の酸化ＩＩｗ３３．３４の片側壁にＳｉＯ
２からなる壁体３９を形成すると共に、ベリードコンタ
クトホール４０を形成すると同時に２つのゲート電極３
５の酸化膜３４上に延在し、Ｎ型拡散領域３７１の一部
に対応する箇所にベリードコンタクトホール４８が開孔
された３ｉ０２模パターン４９を形成した（同図（Ｃ）
図示）。
１の全面に厚さ５０００人程度０低温５１０２ＩｌｌＩ
３８を形成した。ツツイテ、ＭＯＳトランジスタのドレ
イン領域側はセルファライで、ソース領域側は以後の工
程で金属配線層と拡散領域のコンタクトホールを形成す
る部分のみを写真蝕刻法により形成したレジストパター
ン（図示せず）をマスクとし、ＲＩＥの異方向性を利用
してＳｉＯ２膜３８のエツチングを行ない、ゲート電極
３５及び上下の酸化ＩＩｗ３３．３４の片側壁にＳｉＯ
２からなる壁体３９を形成すると共に、ベリードコンタ
クトホール４０を形成すると同時に２つのゲート電極３
５の酸化膜３４上に延在し、Ｎ型拡散領域３７１の一部
に対応する箇所にベリードコンタクトホール４８が開孔
された３ｉ０２模パターン４９を形成した（同図（Ｃ）
図示）。
次いで、基板３１全面に第２の多結晶シリコン層を堆積
し、例えば低温のリン拡散などにより躬２の多結晶シリ
コン層に不純物を拡散しつつ、ベリードコンタクトホー
ル４０．４８を介して接触する基板３１の拡散領域３６
１．３７＋にリンを拡散して該拡散領［３６ｔ 、３７
ｓよりも深い高濃度のＮ＋型拡散領域３６２．３７２を
形成した。
し、例えば低温のリン拡散などにより躬２の多結晶シリ
コン層に不純物を拡散しつつ、ベリードコンタクトホー
ル４０．４８を介して接触する基板３１の拡散領域３６
１．３７＋にリンを拡散して該拡散領［３６ｔ 、３７
ｓよりも深い高濃度のＮ＋型拡散領域３６２．３７２を
形成した。
これによりＮ型拡散領域３６１及びＮ＋型拡散領域３６
２からなるドレイン領域４２、並びにＮ型拡散領ｈｉ！
３７を及びＮ＋型拡散領域３７２からなるソース領域４
３が夫々形成された。この後、写真蝕刻法により形成さ
れたレジストパターン（図示せず）をマス゛りとして第
２の多結晶シリコン筈をパターニングしてＭＯ８型トラ
ンジスタのドレイン４２とベリードコンタクトホール４
０を通して接続すると共に、少なくともその一部がゲー
ト電極３５の酸化ｌｌｌ３４上に延在する多結晶シリコ
ンの電極層（コンタクトパッド層）４４１．４４２．１
びにコンタクトホール４８を通してソースｆｆ１Ｉ域４
３と接続する多結晶シリコンからなる電極層４４３を夫
々形成した（同図（ｄ）図示）。
２からなるドレイン領域４２、並びにＮ型拡散領ｈｉ！
３７を及びＮ＋型拡散領域３７２からなるソース領域４
３が夫々形成された。この後、写真蝕刻法により形成さ
れたレジストパターン（図示せず）をマス゛りとして第
２の多結晶シリコン筈をパターニングしてＭＯ８型トラ
ンジスタのドレイン４２とベリードコンタクトホール４
０を通して接続すると共に、少なくともその一部がゲー
ト電極３５の酸化ｌｌｌ３４上に延在する多結晶シリコ
ンの電極層（コンタクトパッド層）４４１．４４２．１
びにコンタクトホール４８を通してソースｆｆ１Ｉ域４
３と接続する多結晶シリコンからなる電極層４４３を夫
々形成した（同図（ｄ）図示）。
次いで、全面に厚さ１００００人程度０ＣＶＤ−８ｉ
０２躾４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣＶＤ−８
ｉ０２膜４５に一方のコンタクトパッド層４４２の表面
に通じるコンタクトホール４６をＲＯＭデータ（書き込
み情報）に応じて開孔した後、真空蒸着法等によってア
ルミニウム層を蒸着し、更に該アルミニウム層をパター
ニングしてデータ線４７を形成した。この後は全面に図
示しない保護膜を被覆形成して完成する（同図（ｅ））
。ここで、右側のメモリセルはトランジスタのドレイン
領域４２にベリードコンタク１〜ホール４０を通してコ
ンタクトパッド層４４２が接続され、かつ該コンタクト
パッド層４４２がコンタクトホール４６を通してアルミ
ニウムのデータ線４７に接続されており、左側のメモリ
セルではコンタクトパッド層４４１とデータ線４７の間
１、：ｃＶＤ−８ｉ ０２１１１４５が残ったままなの
で、トランジスタのドレイン領域４２はデータ線４７に
接続されていない場合を示している。また、図示してい
ないが、コンタクトパッド層４４３にもコンタクトホー
ル４６と同一の工程でコンタクトホールが形成されてお
り、データ線４７とは別のアルミニウムの配線がソース
領域４３に接続されている。
０２躾４５を堆積し、写真蝕刻法により形成されたレジ
ストパターン（図示せず）をマスクとして同ＣＶＤ−８
ｉ０２膜４５に一方のコンタクトパッド層４４２の表面
に通じるコンタクトホール４６をＲＯＭデータ（書き込
み情報）に応じて開孔した後、真空蒸着法等によってア
ルミニウム層を蒸着し、更に該アルミニウム層をパター
ニングしてデータ線４７を形成した。この後は全面に図
示しない保護膜を被覆形成して完成する（同図（ｅ））
。ここで、右側のメモリセルはトランジスタのドレイン
領域４２にベリードコンタク１〜ホール４０を通してコ
ンタクトパッド層４４２が接続され、かつ該コンタクト
パッド層４４２がコンタクトホール４６を通してアルミ
ニウムのデータ線４７に接続されており、左側のメモリ
セルではコンタクトパッド層４４１とデータ線４７の間
１、：ｃＶＤ−８ｉ ０２１１１４５が残ったままなの
で、トランジスタのドレイン領域４２はデータ線４７に
接続されていない場合を示している。また、図示してい
ないが、コンタクトパッド層４４３にもコンタクトホー
ル４６と同一の工程でコンタクトホールが形成されてお
り、データ線４７とは別のアルミニウムの配線がソース
領域４３に接続されている。
このような構成によれば、ソース領１４４３に対応する
箇所にベリードコンタク１〜ホール４８を有するｃＶＤ
−８ｉ ０２膜パ９−ン４９を設け、多結晶シリコン層
のパターニングによりドレイン領［４２とベリードコン
タクトホール４０を通して接続するコンタクトパッド４
４１．４４２を形成すると共に、ソース領１ｉｉ！４３
に前記ベリードコンタクトホール４８を通して接続する
多結晶シリコンからなる電極層４４３を形成することに
よって、前述した実施例のように露出するソース領域４
３表面がエツチングされるのを防止できると共に、該電
極Ｍ４４３をソース領［４３の外部取出し電極として利
用できる。
箇所にベリードコンタク１〜ホール４８を有するｃＶＤ
−８ｉ ０２膜パ９−ン４９を設け、多結晶シリコン層
のパターニングによりドレイン領［４２とベリードコン
タクトホール４０を通して接続するコンタクトパッド４
４１．４４２を形成すると共に、ソース領１ｉｉ！４３
に前記ベリードコンタクトホール４８を通して接続する
多結晶シリコンからなる電極層４４３を形成することに
よって、前述した実施例のように露出するソース領域４
３表面がエツチングされるのを防止できると共に、該電
極Ｍ４４３をソース領［４３の外部取出し電極として利
用できる。
また、第４図に示すようにゲート電極３５及び上下の酸
化膜３３．３４の両側面に絶縁物からなる壁体３９を形
成すると共に、ベリードコンタクトホール４０を形成し
、多結晶シリコン層の堆積、リン等の拡散、同多結晶シ
リコン層のパターニングよりトレイン、ソース領域４２
．４３とベリードコンタクトホール４０を通して接続す
る多結晶シリコンからなる電極層４４１〜４４３を形成
した構造にしてもよい。
化膜３３．３４の両側面に絶縁物からなる壁体３９を形
成すると共に、ベリードコンタクトホール４０を形成し
、多結晶シリコン層の堆積、リン等の拡散、同多結晶シ
リコン層のパターニングよりトレイン、ソース領域４２
．４３とベリードコンタクトホール４０を通して接続す
る多結晶シリコンからなる電極層４４１〜４４３を形成
した構造にしてもよい。
１ なお、本発明は上記の実施例に限定されるものでは
なく種々の変形が可能である。例えば上記実施例ではメ
モリセル用ＭＯＳトランジスタの共通ゲート電極である
ワード線及びコンタクトパッド層が多結晶シリコンによ
って構成される場合について説明したが、これはその他
に例えばモリブデンシリサイドのような高融点金属のシ
リサイドもしくは高融点金属あるいは高融点金属と多結
晶シリコンとの二層膜等を用いてもよく、要するにこの
層は不純物を含有する能力を有する導電性材料で構成す
ればよい。
なく種々の変形が可能である。例えば上記実施例ではメ
モリセル用ＭＯＳトランジスタの共通ゲート電極である
ワード線及びコンタクトパッド層が多結晶シリコンによ
って構成される場合について説明したが、これはその他
に例えばモリブデンシリサイドのような高融点金属のシ
リサイドもしくは高融点金属あるいは高融点金属と多結
晶シリコンとの二層膜等を用いてもよく、要するにこの
層は不純物を含有する能力を有する導電性材料で構成す
ればよい。
上記各実施例では、Ｐ型半導体基板を用いたＮチャネル
のＲＯＭに実施した場合について説明したが、これはＰ
型半導体基板を用いたＮウェル０ＭＯ３構造のＲＯＭあ
るいはＮ型半導体基板にＰウェル領域を形成した０ＭＯ
８構造のＲＯＭ等に実施が可能であることはいうまでも
ない。
のＲＯＭに実施した場合について説明したが、これはＰ
型半導体基板を用いたＮウェル０ＭＯ３構造のＲＯＭあ
るいはＮ型半導体基板にＰウェル領域を形成した０ＭＯ
８構造のＲＯＭ等に実施が可能であることはいうまでも
ない。
以上詳述した如く、本発明によればデータ線を形成する
金属配線層のコンタク１〜パツドとなる多結晶シリコン
の電極層が、セルフ・アライメント構造でベリードコン
タクトを形成することができ、更に大幅な高密度化が可
能な読み出し専用半導体装置を提供できるものである。
金属配線層のコンタク１〜パツドとなる多結晶シリコン
の電極層が、セルフ・アライメント構造でベリードコン
タクトを形成することができ、更に大幅な高密度化が可
能な読み出し専用半導体装置を提供できるものである。
第１図（ａ）〜（ｆ）は本発明に一実施例におけるＲＯ
Ｍのメモリセルを得るための製造工程を示す断面図、第
２図は第１図（ｆ）の平面図、第３図（ａ）〜（ｅ）は
本発明の他の実施例におけるＲＯＭのメモリセルを得る
ための製造工程を示す断面図、第４図は本発明の更に他
の実施例を示す断面図、第５図は従来のＲＯＭのメモリ
セルを示す平面図、第６図は第５のメモリセルの等価回
路図、第７図は本出願人が既に出願したＲＯＭのメモリ
セルを示す平面図、第８図は第７図の×−Ｘ線に沿う断
面図である。 ３１・・・Ｐ型半導体基板、３２・・・フィールド酸化
層、３３．３４・・・酸化膜、３５・・・シリコンゲー
ト電極、３６１．３７＋・・・Ｎ型拡散領域、３６２．
３７２・・・Ｎ＋型拡散領域、３９・・・５１０２から
なる壁体、４０・・・ベリードコンタクトホール、４２
・・・ドレイン領域、４３・・・ソース領域、４４１．
４４２．４４ｓ−，４４２−１４４３・・・多結晶シリ
コンからなる電極層、４６・・・コンタクトホール、４
７．４７′・・・アルミニウムからなるデータ線。 出願人代理人 弁理士 鈴江武彦 冊 藪
Ｍのメモリセルを得るための製造工程を示す断面図、第
２図は第１図（ｆ）の平面図、第３図（ａ）〜（ｅ）は
本発明の他の実施例におけるＲＯＭのメモリセルを得る
ための製造工程を示す断面図、第４図は本発明の更に他
の実施例を示す断面図、第５図は従来のＲＯＭのメモリ
セルを示す平面図、第６図は第５のメモリセルの等価回
路図、第７図は本出願人が既に出願したＲＯＭのメモリ
セルを示す平面図、第８図は第７図の×−Ｘ線に沿う断
面図である。 ３１・・・Ｐ型半導体基板、３２・・・フィールド酸化
層、３３．３４・・・酸化膜、３５・・・シリコンゲー
ト電極、３６１．３７＋・・・Ｎ型拡散領域、３６２．
３７２・・・Ｎ＋型拡散領域、３９・・・５１０２から
なる壁体、４０・・・ベリードコンタクトホール、４２
・・・ドレイン領域、４３・・・ソース領域、４４１．
４４２．４４ｓ−，４４２−１４４３・・・多結晶シリ
コンからなる電極層、４６・・・コンタクトホール、４
７．４７′・・・アルミニウムからなるデータ線。 出願人代理人 弁理士 鈴江武彦 冊 藪
Claims (1)
- 第１導電型の半導体基板上に設けられ、上下に絶縁膜
が配置されたゲート電極と、前記基板表面に前記ゲート
電極に対し自己整合的に互いに離間して設けられた第２
導電型の１対の第１半導体領域と、前記ゲート電極及び
上下の絶縁膜の少なくとも一方の側面に設けられた絶縁
物からなる壁体と、前記基板表面に前記壁体に対し自己
整合的に設けられ、前記第１半導体領域より深く、かつ
高濃度の第２導電型の第２半導体領域と、この第２半導
体領域と接続され、少なくとも一部が前記ゲート電極の
上部絶縁膜上に延在した電極層と、書き込み情報に応じ
て前記電極層と選択的に接続される配線層とを具備した
ことを特徴とする読み出し専用半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022941A JPS61183953A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置 |
| KR1019860000674A KR890004962B1 (ko) | 1985-02-08 | 1986-01-31 | 반도체장치 및 그 제조방법 |
| DE8686300780T DE3681934D1 (de) | 1985-02-08 | 1986-02-05 | Integrierter mos-transistor und verfahren zu seiner herstellung. |
| EP86300780A EP0190928B1 (en) | 1985-02-08 | 1986-02-05 | Integrated mos transistor and method of manufacturing it |
| US07/142,272 US4992389A (en) | 1985-02-08 | 1988-01-04 | Making a self aligned semiconductor device |
| US07/794,660 US5227319A (en) | 1985-02-08 | 1991-11-18 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022941A JPS61183953A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183953A true JPS61183953A (ja) | 1986-08-16 |
Family
ID=12096650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022941A Pending JPS61183953A (ja) | 1985-02-08 | 1985-02-08 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203536A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100430688B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
-
1985
- 1985-02-08 JP JP60022941A patent/JPS61183953A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203536A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2596113B2 (ja) * | 1989-02-02 | 1997-04-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100430688B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
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