JPS6240761A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高集積化が達成できる読み出し専用半導体記
憶装置およびその製造方法に関する。

［発明の技術的背景とその問題点］ 一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと
称する）は、ウェハ製造工程の途中でマスクを用いてデ
ータが書き込まれるのため、マスクプログラムＲＯＭと
呼ばれている。このマスクプログラムＲＯＭでデータの
書き込みに広く採用されている方式としては、コンタク
ト方式、トランジスタの有無によりデータを書き込むい
わゆる５ＤＧ（ソース、ドレイン、ゲート）方式、トラ
ンジスタの閾値電圧を書き込みデータに応じて異ならせ
る方式、の三つがある。

他方、メモリセルの回路構成に基づ＜ＮＯＲ型ＲＯＭと
ＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の分は方も有り、
さらにＲＯＭをシステム側からみると同期型ＲＯＭと非
同期型ＲＯＭというような分は方もある。そして高速動
作に適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低速で良
い場合にはＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用さ
れることが多い。

上記のような方式によるＲＯＭの分は方のうち、高速動
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、データ書き込みの容易さおよび確実さに加えて、デー
タの書き込み工程が全工程の後半にあることから生産対
応上の効果があるコンタクト方式を採用することが多い
。

第４図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図゛である。

図中、破線で囲んだ領域が一つのメモリセル１であり、
複数のメモリセル１が横方向および縦方向にマトリクス
状に配列されている。

一つのメモリセル１は一つのＭＯＳトランジスタで構成
され、さらにこのＭＯＳトランジスタはドレイン領域と
なる拡散領域２、図中横方向に配列された複数のＭＯＳ
トランジスタの共通ソース領域となる拡散領域３、横方
向に配列された複数のＭｏＳトランジスタの共通ゲート
電橋となる多結晶シリコンにより構成されたワード線４
等から構成されている。そして図中縦方向に配列された
複数のＭＯＳトランジスタのドレイン（拡散領域２）は
、書き込みデータに応じて選択的に設けられたコンタク
トホール５を通じて、アルミニュームにより構成された
データ線６に接続されている。

第５図はこのようなパターンを有するＲＯＭの等価回路
図である。コンタクト方式のＲＯＭはその名の通りウェ
ハプロセスのコンタクト形成時にデータの書き込みを行
なうため、前記コンタクトホール５によるコンタクトの
有無がデータの“１″レベル、“０°ルベルに対応して
いる。

ところで、第４図のようなパターンを有するＲＯＭでは
、メモリセル用ＭＯＳトランジスタのドレイン領域とな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続されている。ここでこの拡散領域２はシリコンに
よって構成されており、他方、データＩｉ６はアルミニ
ュームにより構成されている。シリコンとアルミニュー
ムでは仕事関数が異なり、仕事関数が異なる材料どうし
の接触抵抗を十分に小さくするためにはコンタクトホー
ル５の面積を大きくとる必要がある。しかも基板との短
絡を防止するためにコンタクトホールの周囲と拡散領域
の周囲との間の距離も十分とる必要がある。このために
、各ドレイン領域の占　　　　□有面積が広くなり、大
きな記憶容量のＲＯＭの場合にはチップ面積が大きくな
って価格の上昇をもたらすという不都合が生じる。

このような不都合を除去するようにしたＲＯＭとして特
願昭５８−７５０２６号のものが知られている。第６図
はそのパターン平面図であり、以下、このＲＯＭについ
て説明する。このＲＯＭはＮチャネルＭＯ３）−ランジ
スタをメモリセルとして用いたものであり、第６図中、
破線で囲んだ領域が一つのメモリセル１０となっている
。そして複数のメモリセルが横方向および縦方向にマト
リクス状に配列されている。前記第４図の場合と同様に
一つのメモリセルは一つのＭＯＳトランジスタで構成さ
れている。Ｐ型のシリコン半導体基板１１上には各メモ
リセル１０のドレイン領域となるＮ＋型領域１２が拡散
等の方法により形成される。さらに上記基板１１上には
、図中、横方向に配列された複数のメモリセルの共通ソ
ース領域となるＮ“型領域１３が拡散等の方法により、
横方向に延長して形成される。また横方向に配列された
複数のメモリセルにおいて、各Ｎ＋型領領域２．１３間
をまたぐように、複数のメモリセルの共通ゲート電極と
なる第１層目の多結晶シリコンで構成されたワード線１
４が延長して設けられている。さらに各メモリセルのド
レイン領域となるＮ＋型領領域１２表面は、横方向に配
列された２列分のメモリセル毎に共通に開口されたコン
タクトホール１５を介して、第２層目の多結晶シリコン
で構成された配線１６と接続されており、この配線１６
の端部は前記共通ゲート電極であるワード線１４上まで
延在するように設けられている。横方向に配列された複
数のメモリセルには、ドレインであるＮ＋型領領域１２
書き込みデータに応じて選択的に設けられたコンタクト
ホール１７を介してアルミニュームにより構成されたデ
ータ線１８に接続されている。

第７図は上記第６図のパターン平面図のＡ−Ａ’線に沿
った一つのメモリセルの断面構造を示す。図において２
０は素子分離用のフィールド酸化膜であり、２１はワー
ド線１４の下部に設けられているゲート酸化膜であり、
２２ないし２４はそれぞれ酸化膜である。なお、上記フ
ィールド酸化膜２０下部の基板１１の表面には反転防止
層２５が設けられている。

このような構成のＲＯＭは、メモリセル用トランジスタ
のドレイン領域であるＮ＋型領領域１２対し、アルミニ
ュームで構成されたデータ線１８を直接に接続するので
はなく、まずＮ＋型領領域１２表面にコンタクトホール
１５を介して多結晶シリコンで構成された配線１６を接
続し、さらにこの配線１６を書き込みデータに応じて選
択的に設けられたコンタクトホール１７を介してアルミ
ニュームからなるデータ線１８と接続するようにしたも
のである。

なお、上記配線１６はワード線１４上まで延長されてい
る。ここでＮ＋型領領域１２配線１６とは共にシリコン
を構成材料としているので仕事関数は等しい。

このため、両者間の接触抵抗は接触面積が狭くとも十分
に低くでき、これによりコンタクトホール１５のＮ＋型
領領域１２上面積が縮小化できる。さらにこのコンタク
トホール１５を介してＮ＋型領領域１２配線１６とを接
続する際に、フィールド酸化！Ｉ２０側はセルファライ
ン構造にでき、コンタクトホール１５はワード線１４側
にのみ適度な距離を保てばよい。従って、Ｎ＋梨型領域
２自体の面積を十分小さくでき、メモリセルで換算して
前記第４図のものよりも２０ないし５０％程度縮小化す
ることができる。

他方、互いに仕事関数が異なるアルミニューム、多結晶
シリコンによりそれぞれ構成された前記データ線１８と
配線１６の接続を行なう場合、配線１６はワード線１４
の上方まで延長されており、その平面的な距離がＮ＋型
領領域１２りも十分長くされているので、データ線１８
と配線１６との接触部分であるコンタクトホール１７の
面積はＮ＋型領領域１２面積にかかわらず十分広くとる
ことができる。これにより、コンタクトホールの面積で
決定される接触抵抗の大きさに基づくＭｏＳトランジス
タの電圧、電流特性の劣化も少なく、高密度化が可能と
なる。

このように、第６図に示すようなパターンのＲ，ＯＭは
前記第４図のものに比較して大幅な面積の縮小化が可能
である。

ところが、さらに高密度化を進めるために第６図のＲＯ
Ｍのコンタクトホール１７の面積をより小ざくしようと
すると、アルミニュームのグレインサイズの関係等から
、第２１目の多結晶シリコンで構成された配線１６とア
ルミニュームにより構成されたデータ線１８との間のコ
ンタクト抵抗が大きくなってしまう。これを防止するた
め、配線１６とデータ線との間をいわゆるバリア金属等
で構成することが考えられる。ところが、このようなバ
リア金属を使用した場合にはプロセスを大幅に変更しな
ければならず、製造工程が複雑化するという欠点がある
。

また、コンタクトサイズをほぼ一定の大きさに保ったま
まで、第６図のＲＯＭのセルをより高密度化しようとす
ると、多結晶シリコンで構成された配線１６どうしの分
離のためのバターニングや配線１６に対するコンタクト
ホール１７の形成の際の位置合せ余裕がきびしいものと
なり、配線１６どうしの短絡、配線１６に対するコンタ
クトホール１７の脱落によりその後、形成されるデータ
線１８の短絡、等の製造上のトラブルに対するマージン
が小さくなってしまい、歩留り低下等の問題の発生が予
想される。

［発明の目的コ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの高集積化が高歩留りで実
現できる読み出し専用半導体記憶装置およびその製造方
法を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、一方導電
型の半導体基体上に上下を絶縁膜ではさまれるように形
成され、かつ所定方向に延長形成される共通ゲート電極
および上記半導体基体上に形成される他方導電型のソー
ス、ドレイン領域からなる複数のメモリセル用トランジ
スタと、上記共通ゲート電極の延長方向に沿って形成さ
れる複数のメモリセル用トランジスタ毎に一体的に形成
される高抵抗状態の多結晶シリコン層と、少なくとも上
記複数のメモリセル用トランジスタの各ドレイン領域の
表面と接触するように上記多結晶シリコン層内に選択的
に形成され、この多結晶シリコン層の高抵抗領域で互い
に分離された低抵抗状態の多結晶シリコン領域と、上記
多結晶シリコン領域の上に設けられ、不純物を含む高融
点金属のシリサイド層とを具備した読み出し専用半導体
記憶装置が提供されている。

［発明の実施例コ 以下、図面を参照してこの発明の詳細な説明する。第１
ａ図ないし第、１　ｅ図はこの発明に係る記憶装置の製
造工程を順次示す断面図である。この実施例はＮチャネ
ルＭＯＳトランジスタをメモリセルとして使用するＲＯ
Ｍにこの発明を実施したものである。

まず、第１ａ図に示すように、Ｐ型のシリコン半導体基
板３１に選択酸化を施してフィールド絶縁膜３２を形成
し、素子分離を行なう。なお、必要があれば上記フィー
ルド絶縁ｇ！３２を形成する前にこの部分の基板表面に
反転防止用不純物を導入し、フィールド絶縁膜３２の形
成時に図中破線で示すように反転防止層を形成してもよ
い。次に基板３１の露出面にゲート絶縁膜３３を形成す
る。このゲート絶縁膜３３の形成後、この上に例えばＣ
ＶＤ法（化学的気相成長法）により、リン（Ｐ）を含有
した第１層目の多結晶シリコン１ｉｌｉ３４を４０００
人ないし６０００人の厚みに堆積形成する。なお、この
第１層目の多結晶シリコン層３４は最初、不純物がドー
プされていない状態で形成し、その後、不純物としてリ
ンをドープするようにしてもよい。

次に第１ｂ図に示すように、ＰＥＰ（写真蝕刻技術）に
より上記第１層目の多結晶シリコン層３４をバターニン
グして、所定方向に延長された多結晶シリコンゲート電
極３５を形成する。この後、全面を熱酸化等の方法によ
り酸化して、上記多結晶シリコンゲート電極３５の表面
上に絶縁膜３６を形成する。次に多結晶シリコンゲート
電極３５およびフィールド酸化膜３２をマスクとして用
い、基板３１にＮ型不純物、例えばヒ素（Ａｓ）をイオ
ン注入してＮ型のドレイン領域３７およびソース領域３
８を自己整合的に形成する。この後、ＣＶＤ法により全
面に低温酸化もしくは高温の酸化性雰囲気中での酸化に
より３０００人程度０厚みの絶縁膜３９を堆積形成する
。

次に第１Ｃ図に示すように、ＰＥＰ技術により上記絶縁
膜３６と３９に対し、上記ドレイン領域３７の表面に通
じるコンタクトホール４０を開口する。この後、不純物
がドープされていない第２層目の多結晶シリコン層４１
をＣＶＤ法により全面に堆積形成し、さらにこの多結晶
シリコン層４１をＰＥＰ技術によりバターニングして、
上記多結晶シリコンゲート電極３５の延長方向と並行な
方向に延長され、しかも上記ドレイン領域３７の近傍の
みに残されるような形状に残す。

次に第１ｄ図に示すように、不純物としてヒ素（Ａｓ）
もしくはリン（Ｐ）を含む高融点金属、例えばモリブデ
ン（ＭＯ）やタングステン（Ｗ）のシリサイド層４２を
ＣＶＤ法等により数百人の厚みに全面に堆積形成し、こ
のシリサイド層４２をＰＥＰによりストライプ状にバタ
ーニングする。

その侵、熱処理を行なって上記シリサイド層４２に含ま
れているヒ素等の不純物を第２層目の多結晶シリコン層
４１内に選択的に拡散させる。このとき、上記多結晶シ
リコン１ｉ１４１はその上にシリサイド層４２が設けら
れている領域のみにリンもしくはヒ素等の不純物が導入
されて低抵抗化される。この低抵抗化された多結晶シリ
コンＭ４１Ａは上記コンタクトホール４０を通じて上記
ドレイン領域３７の表面と接触している。また、この低
抵抗化された多結晶シリコン層４１Ａは、シリサイド層
４２から不純物が導入されず元の高抵抗状態のままにさ
れた多結晶シリコン層４１によりストライプ状に分離さ
れた状態にされる。

この後は第１ｅ図に示すように、ＣＶＤ法により全面に
１００００人程度の厚みの低温酸化膜４３を堆積形成し
、ざらにＰＥＰ技術によりこの低温酸化膜４３に対し、
上記シリサイド層４２の表面に通じるコンタクトホール
４４を書き込むべきデータに応じて選択的に開口する。

そしてさらに、例えば真空蒸着法等によりアルミニュー
ム層４５を堆積形成し、さらにこのアルミニューム層４
５にＰＥＰ技術により所定のバターニングを施す。この
バターニング後の状態を第１ｅ図において破線で示す。

この後は全面に図示しない表面保護膜を被覆形成してＲ
ＯＭのメモリセル部分が完成される。

このような工程で製造されるＲＯＭのメモリセル部分の
パターン平面図を第２図に、また第２図のパターン平面
図中のＢ−８’　線に沿った断面図を第３図にそれぞれ
示す。図において多結晶シリコンゲート電極３５は複数
のセルのワード線として使用され、アルミニューム層４
５はデータ線として使用される。そして破線で囲こんだ
領域が一つのメモリセルとなる。そしてデータ線となる
アルミニューム層４５はコンタクトホール４４が開口さ
れているメモリセルのみで、シリサイド層４２、低抵抗
化された多結晶シリコン層４１Ａを介してドレイン領域
３７と接続されている。

ところで、第６図に示す従来のＲＯＭでは、第２層目の
各多結晶シリコン層１６はバターニングによって物理的
に分離、独立されたストライプ状パターンにされている
。これに対し、上記実施例のＲＯＭの場合、コンタクト
パッドはシリサイド層４２とその下部において低抵抗化
された多結晶シリコン層４１Ａとで構成されており、元
の第２層目の多結晶シリコン層４１は物理的には分離さ
れていない。

このため、さらにセルの微細化が進み高密度化が進めら
れたような場合に、シリサイド層４２に対する前記コン
タクトホール４４を形成する際に位置ずれが生じたとし
ても、このコンタクトホール４４は高抵抗状態の多結晶
シリコン層４１の上にずれ込むだけである。このため、
実質的にコンタクトホールの脱落が生じなくなり、また
この後に形成されるアルミニューム層４５が上記コンタ
クトホール４４を通じて高抵抗状態の多結晶シリコン層
４１Ａの一部に接触しても何等不都合は生じない。この
ため、多結晶シリコンゲート電極３５との間の短絡も発
生せず、第２層目の多結晶シリコン層４１のセル毎のバ
ターニングも必要ない。第６図に示す従来の装置では、
第２層目の多結晶シリコン層１６のバターニングよって
セルサイズが決定されていたが、上記実施例装置ではア
ルミニュームｌＩ４５の間隔によりセルサイズが決定さ
れる、このため、第６図の従来装置に比較してセル面積
は約７０％程度縮小化することができる。

このように上記実施例装置はコンタクトずれに基づく歩
留り低下を防止することができし、しかも高密度化を達
成することができる。

［発明の効果コ 以上説明したようにこの発明によれば、メモリセルの高
集積化が高歩留りおよび高信頼性で実現できる読み出し
専用半導体記憶装置およびその製造方法を提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る記憶装置を製造する
際の製造工程を順次示す断面図、第２図は上記工程で製
造された装置のパターン平面図、第３図は第２図に示す
装置の断面図、第４図は従来のＲＯＭのメモリセル部分
の構成を示すパターン平面図、第５図は第４図のＲＯＭ
の等価回路図、第６図はさらに従来のＲＯＭのパターン
平面図、第７図は第６図のＲＯＭの断面図である。 ３１・・・Ｐ型のシリコン半導体基板、３２・・・フィ
ールド絶縁膜、３３・・・ゲート絶縁膜、３４・・・第
１層目の多結晶シリコン層、３５・・・多結晶シリコン
ゲート電極、３６・・・絶縁膜、３１・・・ドレイン領
域、３８・・・ソース領域、３９・・・絶縁膜、４０・
・・コンタクトホール、４１・・・第２層目の多結晶シ
リコン層、４１Ａ・・・低抵抗化された第２層目の多結
晶シリコン層、４２・・・シリサイド層、４３・・・低
温酸化膜、４４・・・コンタクトホール、４５・・・ア
ルミニュームＭ。 出願人代理人　弁理士　鈴江武彦 第１ａ図 ｇｉｂ図 第１Ｃ図

Claims (2)

【特許請求の範囲】
1. （１）一方導電型の半導体基体上に上下を絶縁膜ではさ
   まれるように形成され、かつ所定方向に延長形成される
   共通ゲート電極および上記半導体基体上に形成される他
   方導電型のソース、ドレイン領域からなる複数のメモリ
   セル用トランジスタと、上記共通ゲート電極の延長方向
   に沿つて形成される複数のメモリセル用トランジスタ毎
   に一体的に形成され高抵抗状態の多結晶シリコン層と、
   少なくとも上記複数のメモリセル用トランジスタの各ド
   レイン領域の表面と接触するように上記多結晶シリコン
   層内に選択的に形成されこの多結晶シリコン層の高抵抗
   領域で互いに分離された低抵抗状態の多結晶シリコン領
   域と、上記多結晶シリコン領域上に設けられ、不純物を
   含む高融点金属のシリサイド層とを具備したことを特徴
   とする読み出し専用半導体記憶装置。
2. （２）一方導電型の半導体基体上に上下を絶縁膜ではさ
   まれるように三層構造の共通ゲート電極を所定方向に延
   長して形成する工程と、上記ゲート電極をマスクとして
   用いて他方導電型の不純物を導入することにより他方導
   電型のソース、ドレイン領域を形成する工程と、全面に
   絶縁膜を堆積する工程と、この絶縁膜に対し上記ドレイ
   ン領域の表面に通じる孔を開口する工程と、高抵抗状態
   の多結晶シリコン層を全面に堆積し、この多結晶シリコ
   ン層を上記共通ゲート電極の延長方向に沿ってストライ
   プ状にしかも上記ドレイン領域の近傍のみに残す工程と
   、不純物を含む高融点金属のシリサイド層を上記多結晶
   シリコン層上に選択的に形成する工程と、上記高融点金
   属シリサイド層に含まれる不純物を上記多結晶シリコン
   層に導入することにより、上記多結晶シリコン層内に選
   択的に形成される低抵抗状態の多結晶シリコン領域を形
   成する工程とを具備したことを特徴とする読み出し専用
   半導体記憶装置の製造方法。