JPS6240762A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高集積化が達成できる読み出し専用半導体記
憶装置およびその製造方法に関する。

［発明の技術的背景とその問題点］ 一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと
称する）は、ウェハ製造工程の途中でマスクを用いてデ
ータが書き込まれるのため、マスクプログラムＲＯＭと
呼ばれている。このマスクプログラムＲＯＭでデータの
書き込みに広く採用されている方式としては、コンタク
ト方式、トランジスタの有無によりデータを書き込むい
わゆるＳＤＧ　（ソース、ドレイン、ゲート）方式、ト
ランジスタの閾値電圧を書き込みデータに応じて異なら
せる方式、の三つ（がある。

他方、メモリセルの回路構成に基づ＜ＮＯＲ型ＲＯＭと
ＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の分は方も有り、
さらにＲＯＭをシステム側からみると同期型ＲＯＭと非
同期型ＲＯＭというような分は方もある。そして高速動
作に適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低速で良
い場合にはＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用さ
れることが多い。

上記のような方式によるＲＯＭの分は方のうち、高速動
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、データ書き込みの容易さおよび確実さに加えて、デー
タの書き込み工程が全工程の後半にあることから生産対
応上の効果があるコンタクト方式を採用することが多い
。

第６図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
中、破線で囲んだ領域が一つのメモリセル１であり、複
数のメモリセル１が横方向および縦方向にマトリクス状
に配列されている。

一つのメモリセル１は一つのＭＯＳトランジスタで構成
され、さらにこのＭＯＳトランジスタはドレイン領域と
なる拡散領域２、図中横方向に配列された複数のＭｏ８
　ｌ−ランジスタの共通ソース領域となる拡散領域３、
横方向に配列された複数のＭＯＳトランジスタの共通ゲ
ート電極となる多結晶シリコンにより構成されたワード
線４等から構成されている。そして図中縦方向に配列さ
れた複数のＭＯＳトランジスタのドレイン（拡散領域２
）は、書き込みデータに応じて選択的に設けられたコン
タクトホール５を通じ、アルミニュームにより構成され
たデータ線６に接続されている。

第７図はこのようなパターンを有するＲＯＭの等価回路
図である。コンタクト方式のＲＯＭはその名の通りウェ
ハプロセスのコンタクト形成時にデータの書き込みを行
なうため、前記コンタクトホール５によるコンタクトの
有無がデータの“１”レベル、′０”レベルに対応して
いる。

ところで、第６図のようなパターンを有するＲＯＭでは
、メモリセル用ＭＯＳトランジスタのドレイン領域とな
る拡散領域２はコンタクトホール５を介してデータ線６
に接続されている。ここでこの拡散領域２はシリコンに
よって構成されており、他方、データ線６はアルミニュ
ームにより構成されている。シリコンとアルミニューム
では仕事関数が異なり、仕事関数が異なる材料どうしの
接触抵抗を十分に小さくするためにはコンタクトホール
５の面積を大きくとる必要がある。しかも基板との短絡
を防止するためにコンタクトホールの周囲と拡散領域の
周囲との間の距離も十分とる必要がある。このために、
各ドレイン領域の占有面積が広くなり、大きな記憶容量
のＲＯＭの場合にはチップ面積が大きくなって価格の上
昇をもたらすという不都合が生じる。

このような不都合を除去するようにしたＲ　ＯＭとして
特願昭５８−７５０２６号のものが知られている。第８
図はそのパターン平面図であり、以下、このＲＯＭにつ
いて説明する。このＲＯＭはＮチャネルＭＯＳトランジ
スタをメモリセルとして用いたものであり、第８図中、
破線で囲んだ領域が一つのメモリセル１０となっている
。そして複数のメモリセルが横方向および縦方向にマト
リクス状に配列されている。前記第６図の場合と同様に
一つのメモリセルは一つのＭｏＳトランジスタで構成さ
れている。Ｐ型のシリコン半導体基板１１上には各メモ
リセル１０のドレイン領域となるＮ“型領域１２が拡散
等の方法により形成される。さらに上記基板１１上には
、図中、横方向に配列された複数のメモリセルの共通ソ
ース領域となるＮ＋型領領域１３拡散等の方法により、
横方向に延長して形成される。また横方向に配列された
複数のメモリセルにおいて、各Ｎ”型領域１２．１３間
をまたぐように、複数のメモリセルの共通ゲート電極と
なる第１層目の多結晶シリコンで構成されたワード線１
４が延長して設けられている。さらに各メモリセルのド
レイン領域となるＮ＋型領領域１２表面は、横方向に配
列された２列分のメモリセル毎に共通に開口されたコン
タクトホール１５を介して、第２層目の多結晶シリコン
で構成された配線１６と接続されており、この配線１６
の端部は前記共通ゲート電（（であるワード線１４上ま
で延在するように設けられている。横方向に配列された
複数のメモリセルには、ドレインであるＮ＋型領ｌｉ！
１２が書き込みデータに応じて選択的に設けられたコン
タクトホール１７を介してアルミニュームにより構成さ
れたデータ線１８に接続されている。

第９図は上記第８図のパターン平面図のＡ−Ａ’　線に
沿った一つのメモリセルの断面構造を示す。図において
２０は素子分離用のフィールド酸化膜であり、２１はワ
ード線１４の下部に設けられているゲート酸化膜であり
、２２ないし２４はそれぞれ酸化膜である。なお、上記
フィールド酸化１１２０下部の基板１１の表面には反転
防止層２５が設けられている。

このような構成のＲＯＭは、メモリセル用トランジスタ
のドレイン領域であるＮ＋型領ＶＬ１２に対し、アルミ
ニュームで構成されたデータ線１８を直接に接続するの
ではなく、まずＮ“型領域１２の表面にコンタクトホー
ル１５を介して多結晶シリコンで構成された配線１６を
接続し、さらにこの配線１６を書き込みデータに応じて
選択的に設けられたコンタクトホール１７を介してアル
ミニュームからなるデータ線１８と接続するようにした
ものである。

なお、上記配線１６はワード線１４上まで延長されてい
る。ここでＮ＋型領領域１２配線１６とは共にシリコン
を構成材料としているので仕事関数は等しい。

このため、両者間の接触抵抗は接触面積が狭くとも十分
に低くでき、これによりコンタクトホール１５のＮ＋型
領領域１２上面積が縮小化できる。さらにこのコンタク
トホール１５を介してＮ＋型領［１２と配線１６とを接
続する際に、フィールド酸化ｐＩＡ２０側はセルファラ
イン構造にでき、コンタクトホール１５はワード線１４
側にのみ適度な距離を保てばよい。従って、Ｎ＋梨型領
域２自体の面積を十分小さくでき、メモリセルで換算し
て前記第６図のものよりも２０ないし５０％程度縮小化
することができる。

他方、互いに仕事関数が異なるアルミニューム、多結晶
シリコンによりそれぞれ構成された前記データ線１８と
配線１６の接続を行なう場合、配線１６はワード線１４
の上方まで延長されており、その平面的な距離がＮ＋型
領領域１２りも十分長くされているので、データ線１８
と配線１６との接触部分であるコンタクトホール１７の
面積はＮ＋型領領域１２面積にかかわらず十分広くとる
ことができる。これにより、コンタクトホールの面積で
決定される接触抵抗の大きさに基づくＭＯＳトランジス
タの電圧、電流特性の劣化も少なく、高密度化が可能と
なる。

このように、第８図に示すようなパターンのＲＯＭは前
記第６図のものに比較して大幅な面積の縮小化が可能で
ある。

ところが、さらに高密度化を進めるために第８図のＲＯ
Ｍのコンタクトホール１７の面積をより小さくしようと
すると、アルミニュームのグレインサイズの関係等から
、第２層目の多結晶シリコンで構成された配線１６とア
ルミニュームにより構成されたデータ線１８との間のコ
ンタクト抵抗が大きくなってしまう。これを防止するた
めに、配線１６とデータ線との間をいわゆるバリア金属
等で構成することが考えられる。ところが、このような
バリア金属を使用した場合にはプロセスを大幅に変更し
なければならず、製造工程が複雑化するという欠点があ
る。

また、コンタクトサイズをほぼ一定の大きさに保ったま
まで、第８図のＲＯＭのセルをより高密度化しようとす
ると、多結晶シリコンで構成された配線１６どうしの分
離のためのバターニングや配線１６に対するコンタクト
ホー・ル１７の形成の際の位置合せ余裕がきびしいもの
となり、配線１６どうしの短絡、配線１６に対するコン
タクトホール１７の脱落の発生により、その後、形成さ
れるデータ線１８の短絡、等の製造上のトラブルに対す
るマージンが小さくなってしまい、歩留り低下等の問題
の発生が予想される。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの高集積化が高歩留りで実
現できる読み出し専用半導体記憶装置およびその製造方
法を提供することにある。

［発明の概要コ 上記目的を達成するためこの発明にあっては、一方導電
型の半導体基体上に上下を絶縁膜ではさまれるように形
成され、かつ所定方向に延長形成される共通ゲート電極
および上記半導体基体上に形成される他方導電型のソー
ス、ドレイン領域からなる複数のメモリセル用トランジ
スタと、上記共通ゲート電極の延長方向に沿って形成さ
れた複数のメモリセル用トランジスタ毎に一体的に形成
される高抵抗状態の多結晶シリコン層と、少なくとも上
記複数のメモリセル用トランジスタの各ドレイン領域の
表面と接触するように上記多結晶シリコン層内に選択的
に形成され、この多結晶シリコン層の高抵抗領域で互い
に分離された低抵抗状態の多結晶シリコン領域とを具備
した読み出し専用半導体記憶装置が提供されている。

［発明の実施例］ 以下、図面を参照してこの発明の詳細な説明する。第１
ａ図ないし第１ｄ図はこの発明に係る記憶装置の製造工
程を順次示す断面図である。この実施例の記憶装置はＲ
ＯＭであり、ＮチャネルＭｏＳトランジスタをメモリセ
ルとして使用している。

まず、第１ａ図に示すように、Ｐ型のシリコン半導体基
板３１に選択酸化を施してフィールド絶縁膜３２を形成
し、素子分離、を行なう。なお、必要があれば上記フィ
ールド絶縁膜３２を形成する前にこの部分の基板表面に
反転防止用不純物を導入し、フィールド絶縁膜３２の形
成時に図中破線で示すように反転防止層を形成してもよ
い。次に基板３１の露出面にゲート絶縁膜３３を形成す
る。このゲート絶縁膜３３の形成後、この上に例えばＣ
ＶＤ法（化学的気相成長法）により、リン（Ｐ）を含有
した第１層目の多結晶シリコン層３４を４０００人ない
し６０００人の厚みに堆積形成する。なお、この第１層
目の多結晶シリコン層３４は最初、不純物がドープされ
ていない状態で形成し、その後、不純物としてリンをド
ープするようにしてもよい。

次に第１ｂ図に示すように、ＰＥＰ（写真蝕刻技術）に
より上記第１層目の多結晶シリコン層３４をバターニン
グして、所定方向に延長された多結晶シリコンゲート電
極３５を形成する。この後、全面を熱酸化等の方法によ
り酸化して、上記多結晶シリコンゲート電極３５の表面
上に絶縁膜３６を形成する。次に多結晶シリコンゲート
電極３５およびフィールド酸化膜３２をマスクとして用
い、基板３１にＮ型不純物、例えばヒ素＜ＡＳ）をイオ
ン注入し、Ｎ型のドレイン領域３７およびソース領域３
８を自己整合的に形成する。この後、ＣＶＤ法により全
面に低温酸化もしくは高温の酸化性雰囲気中での酸化に
より３０００人程度０厚みの絶縁ＷＡ３９を堆積形成す
る。

次に第１Ｃ図に示すように、ＰＥＰ技術により上記絶縁
１１！１３６と３９に対し、上記ドレイン領域３７の表
面に通じるコンタクトホール４０を開口する。この後、
不純物がドープされておらず、導電率が低く高抵抗状態
の第２層目の多結晶シリコン層をＣＶＤ法により全面に
堆積形成する。そして次に、この多結晶シリコン層をＰ
ＥＰ技術によりバターニングして、上記多結晶シリコン
ゲート電極３５の延長方向と並行な方向に延長され、し
かも上記ドレイン領域３７の近傍のみに残されるような
形状とする。次に全面にフォトレジスト膜（図示せず）
を塗布形成し、これにＰＥＰ技術によるバターニングを
施して上記第２層目の多結晶シリコン層のコンタクトパ
ッドとなるべき部分に対応した位置に窓（図示せず）を
開口する。そして、このようにしてバターニングされた
フォトレジスト膜をマスクとして用いて、第２層目の多
結晶シリコン層にリンもしくはヒ素のイオン注入を選択
的に行なう。このとき、上記各ドレイン類ｗｔ３７の表
面と接触している多結晶シリコン層の部分には、リンも
しくはヒ素の不純物が導入されて低抵抗化された多結晶
シリコン層４１が形成される。そしてこの低抵抗化され
た多結晶シリコン１ｉｉ４１は、不純物が導入されず元
の高抵抗状態のままにされた多結晶シリコン層４２によ
りストライプ状に分離された状態にされる。

次に第１ｄ図に示すように、ＣＶＤ法により全面に　１
００００人程度の厚みの低温酸化膜４３を堆積形成し、
ざらにＰＥＰ技術によりこの低温酸化膜４３に対し、低
抵抗化された多結晶シリコン層４１の表面に通じるコン
タクトホール４４を書き込みデータに応じて選択的に開
口する。次に、例えば真空蒸着法等によりアルミニュー
ム層４５を堆積形成し、さらにこのアルミニューム層４
５にＰＥＰ技術により所定のパターニングを施す（第１
ｄ図に破線で示す）。この後は全面に図示しない表面保
護膜を被覆形成してＲＯＭのメモリセル部分が完成され
る。

このような工程で製造されるＲＯＭのメモリセル部分の
パターン平面図を第２図に示す。第２図において多結晶
シリコンゲート電極３５は複数のセルのワード線として
使用され、アルミニューム層４５はデータ線として使用
される。そして破線で囲こんだ領域が一つのメモリセル
となる。そして、データ線となるアルミニューム［ｔ４
５はコンタクトホール４４が開口されているセルのみで
、低抵抗化された多結晶シリコン層４１を介してドレイ
ン領域３７と接続されている。

ここで、この実施例のＲＯＭにおいて、第１ｂ図のよう
にパターングされた後の第２層目の多結晶シリコン層４
１．４２の平面形状と、前記第９図に示す従来のものの
第２層目の多結晶シリコン層１６との違いを第３図およ
び第４図の断面図で説明する。第３図は従来のものの断
面図であり、第２層目の各多結晶シリコン層１６はそれ
ぞれ物理的に分離、独立されたストライプ状パターンに
されている。これに対し、上記実施例による第４図の場
合には、コンタクトパッドとなるべき低抵抗化された多
結晶シリコン層４１は物理的には分離されておらず、元
の高抵抗状態の多結晶シリコン層を部分的に低抵抗化す
ることにより電気的に互いに分離されている。

このため、さらにセルの微細化が進み高密度化が進めら
れたような場合に、低抵抗化された多結晶シリコン層４
１に対して前記コンタクトホール４４を形成する際に位
置ずれが生じたとしても、このコンタクトホール４４は
高抵抗状態の多結晶シリコン層４２の上にずれ込むだけ
である。このため、実質的にコンタクトホールの脱落が
生じなくなり、またこの後に形成されるアルミニューム
層４５が上記コンタクトホール４４を通じて高抵抗状態
の多結晶シリコン１ｉｉ４２の一部に接触しても何等不
都合は生じない。このため、多結晶シリコンゲート電極
３５との間の短絡も発生せず、第２層目の多結晶シリコ
ン層のセル毎のパターニングも必要ない。従来の装置で
は、第２層目の多結晶シリコン１ｉ１１６を分離するた
めのパターニングよってセルサイズが決定されていたが
、上記実施例装置ではアルミニューム層４５の間隔によ
りセルサイズが決定される。

このため、第８図の従来装置に比較してセル面積は約７
０％程度縮小化することができる。

このように上記実施例装置はコンタクトずれに基づく歩
留り低下を防止することができし、しかも高密度化を達
成することができる。

第５ａ図および第５ｂ図はこの発明の他の実施例による
工程を示す断面図である。上記実施例の方法では第２層
目の多結晶シリコン層を高抵抗の部分と低抵抗の部分と
に分離する場合に、まず、多結晶シリコン層のパターニ
ングを行なった後に不純物を導入して部分的に低抵抗化
する場合を説明したが、この実施例の方法では、まず第
５ａ図に示すように不純物を選択的に導入して低抵抗化
された多結晶シリコン層４１と高抵抗状態の多結晶シリ
コン層４２を形成した後、第５ｂ図に示すようにパター
ニングを行なうようにしたものである。

［発明の効果］ 以上説明したようにこの発明によれば、メモリセルの高
集積化が高歩留りで実現できる読み出し専用半導体記憶
装置およびその製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る記憶装置を製造する
際の製造工程を順次示す断面図、第２図は上記工程で製
造された装置のパターン平面図、第３図および第４図は
それぞれ上記実施例装置を説明するための断面図、第５
図はこの発明の他の実施例による製造工程を示す断面図
、第６図は従来のＲＯＭのメモリセル部分の構成を示す
パターン平面図、第７図は第６図のＲＯＭの等価回路図
、第８図はさらに従来のＲＯＭのパターン平面図、第９
図は第８図のＲＯＭの断面図である。 ３１・・・Ｐ型のシリコン半導体基板、３２・・・フィ
ールド絶縁膜、３３・・・ゲート絶縁膜、３４・・・第
１層目の多結晶シリコン層、３５・・・多結晶シリコン
ゲートＮ極、３６・・・絶縁膜、３７・・・ドレイン領
域、３８・・・ソース領域、３９・・・絶縁膜、４０・
・・コンタクトホール、４１・・・低抵抗化された第２
層目の多結晶シリコン層、４２・・・高抵抗状態の第２
Ｎ目の多結晶シリコン層、４３・・・低温酸化膜、４４
・・・コンタクトホール、４５・・・アルミニューム層
。 出願人代理人　弁理士　鈴江武彦 第１ａ図 第１ｂ図 第１０図 第３因 第４図 第５ａ図 第５ｂ図

Claims (1)

【特許請求の範囲】
1. （１）一方導電型の半導体基体上に上下を絶縁膜ではさ
   まれるように形成され、かつ所定方向に延長形成される
   共通ゲート電極および上記半導体基体上に形成される他
   方導電型のソース、ドレイン領域からなる複数のメモリ
   セル用トランジスタと、上記共通ゲート電極の延長方向
   に沿つて形成される複数のメモリセル用トランジスタ毎
   に一体的に形成され、高抵抗状態にされた多結晶シリコ
   ン層と、少なくとも上記複数のメモリセル用トランジス
   タの各ドレイン領域の表面と接触するように上記多結晶
   シリコン層内に選択的に形成され、この多結晶シリコン
   層で互いに分離され、低抵抗の状態にされた多結晶シリ
   コン領域とを具備したことを特徴とする読み出し専用半
   導体記憶装置。（２）一方導電型の半導体基体上に上下
   を絶縁膜ではさまれるように三層構造の共通ゲート電極
   を所定方向に延長して形成する工程と、上記ゲート電極
   をマスクとして用いて他方導電型の不純物を導入するこ
   とにより他方導電型のソース、ドレイン領域を形成する
   工程と、全面に絶縁膜を堆積する工程と、この絶縁膜に
   対し上記ドレイン領域の表面に通じる孔を開口する工程
   と、高抵抗状態の多結晶シリコン層を全面に堆積し、こ
   の多結晶シリコン層を上記ドレイン領域の近傍のみに、
   上記共通ゲート電極の延長方向に沿ってストライプ状に
   残す工程と、上記多結晶シリコン層内に選択的に不純物
   を導入して低抵抗化し、多結晶シリコン層で分離された
   低抵抗の状態の多結晶シリコン領域を形成する工程とを
   具備したことを特徴とする読み出し専用半導体記憶装置
   の製造方法。