JPH02180079A - 半導体不揮発性記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書換え可能な半導体不揮発性記憶装置
のセル構造およびその製造方法に関するものである。

〔従来技術〕 従来、半導体不揮発性記憶装置としてＭＮＯＳ（Ｍｃｉ
ａｇ−Ｎｉ　ｔｒ　ｉｄｃ−Ｑｘｉｄｃ−３ｃｍｉ　ｃ
ｍｎｄｕｃ　ｆｏｒ）型記憶装置や、Ｍ　Ｎ　ＯＳ型記
憶素子の第２層ゲート絶縁膜であるシリコン窒化膜表面
を熱酸化してシリコン酸化膜を形成し、ゲート電極側か
らのキャリアの注入を防ぐに十分なバリア高さを持つ第
３層ゲート絶縁１摸を有するＭ　ＯＮ　ＯＳ　（Ｍｅｔ
ａｌ−Ｑｘｉｃｌｅ−Ｎｉ　１ｒｉｄｅ−Ｑｘｉｄｅ−
８層ｍｉ　ｃｏｎｄｕｃｔＯｒ）型記憶装置（例えば本
出願人等による、ｑＩ願昭６．０−１５２１８７号）が
知られている。これらの記憶装置をマトリックス状に配
列させてメモリーアレイとする時は、書換え時の高電圧
印加による誤動作を避けるためアドレス用のＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ−Ｏｘｉｄｅ−８層ｍｉｃｏｎｄｕｃｔ
ｏｒ　Ｆｉｅｌｄ　Ｅｆｆｃｃｔ’Ｉ”ｒａｎｓｉｓｔ
ｏｒ）を別途追加したセル構造が必要となる。この様な
メモリーセルの断面構造図を第３図に示す。

第３図に示したメモリー七ルはアドレス用のＭＯ８ＦＥ
Ｔ４１と不揮発性記憶装＃４２の２トランジスタから（
１η成され、ソース領域４３　トドレイン領域４４に挾
まれて不純物層４５を形成して（・る。従って書換時の
高電圧（以下Ｖ　Ｉ）　Ｉ）という）がドレイン領域４
４に印加されるとドレイン領域４４近傍の不揮発性記憶
装置４２のゲート絶縁膜層４６に損傷を与え、書換え回
数の制限や絶縁破壊を生じるという欠点があった。これ
らの問題点を解決したメモリーセル構造として本出願人
等の特開昭６２−１４　／１．７３号がある。このメモ
リーセル構造の一例を第４図［ａ）および第４図（ｂｌ
に示す。

第４図ｔａｌに示した構造のメモリーセルは、記憶作用
を有しないアドレスゲート絶縁膜層５４を形成し、アド
レスゲート電極５１を形成した後、記１意作用を有する
メモリーゲート絶縁膜層５６を形成し、さらにメモリー
ゲート電極５２を形成し、さらに前記のアドレスゲート
電極５１およびメモリーゲート電極５２をイオン注入の
マスクとしてソース・ドレイン領域５５を形成している
。従ってアドレスゲート電極５１とメモリーゲート電極
５２はメモリーゲート絶縁膜層５６を介して一部重なる
ように自己整合により極めて近接して設けられている。

また、第４図（ｂ）に示した構造のメ、モリ−セルは記
憶作用を有するメモリーゲート絶縁膜層５６を形成し、
さらにメモリーゲート電極５２を形成した後、アドレス
ゲート絶縁膜層５４を形成し、さらにアドレスゲート電
極５１を形成し、このアドレスゲート電極５１をイオン
注入のマスクとしてソース・ドレイン領域５５を形成し
ている。従ってメモリーゲート電極５２とアドレスゲー
ト電極５１はアドレスゲート絶縁膜層５４を介して一部
重なるように極めて近接して設けられている。

以上のように第４図ｆａＪおよび［ｂ）の構造のメモリ
ーセルではアドレスゲート電極５１とメモリーゲート電
極５２のどちらを先に形成するかの違いはあるが、アド
レスゲート電極５１とメモリーゲート電極５２が極めて
近接して形成されているのは同じである。このため、第
４図（ａ）および［ｂ）の構造のメモリーセルではアド
レスゲート電極５１下とメモリーゲート電極５２下の半
導体領域１１表面の境界部に不純物層を設けていない。

また、第４図（ａ）およびｔｂｌの構造のメモリーセル
では、メモリーゲート電極５２の近傍にＶ　Ｉ）　Ｉ）
が印加される。ソース・ドレイン領域５５が存在しな（
・ため、メモリーゲート絶縁膜層５６が電界集中による
損傷を受けることがないという特徴を有している。しか
しフエがら、アドレスゲート電極５１とメモリーゲート
電極５２間は絶縁分離する必安土、棲めて近接されて設
けられているとはいえ、必ず「すき間」は存在し、よっ
てアドレスゲート電極５１下とメモリーゲ−１・電極５
２下の半導体領域１１表面の境界部にはチャネルが形成
されない領域（図示側つがわずかながら存在することに
なる。第４図［ａｌおよび［ｂ）の構造のメモリーセル
において、メモリゲート電極５２にｖｐｐが印加されて
も記憶された情報を変化させたくない時、すなわち書込
阻止を行いたい場合は例えばアドレスゲート電極５１に
Ｖｌ）Ｉ）、ソース・ドレイン領域５５にもＶｌ）Ｉ）
、半導体領域１１にはＯｖを印加する。このようにする
ことによりメモリーゲート電極５２とメモリーゲート電
極５２下の半導体領域１１表面に形成されるチャネル領
域との電位差が最小となり、書込は行われないのだが、
アドレスゲート電極５１下とメモリーゲート電極５２下
の半導体領域１１表面領域の境界部に存在する空乏層に
より電圧降下が若干生じるため、メモリーゲート電極５
２とメモリーゲート電極５２下のチャネル領域に電位差
が生じ、ごく弱い書込が行われてしまうとい５欠点があ
り、信頼性上問題があった。この問題点を解決するには
メモリーゲート電極５２に印力Ｕされる電圧よりもソー
ス・ドレイン領域５５に印加される電圧を高くすればよ
いが、異なる電圧を発生させるための回路が別途必要と
なるため好ましくない。また、メモリーゲート電極５２
下とアドレスゲート電極５１下の半導体領域１１表面の
境界部にソース・ドレイン領域５５と同一導電型の不純
物領域を形成すればよいが、一般に行われるイオン注入
技術ではマスク合せのための冗長分とマスク形成のため
のプロセスを余分に必要とするため微細化が困難であり
、プロセス的にも複雑となってし１［５゜ 本発明ばかがる欠点を除去し、微細化に適し、しかも十
分な（１１，込阻止性能を有するメモリーセルＪｊ、Ｉ
造とその製造方法を提供することを目的とするものであ
る。

〔課題を解決するだめの手段〕

本発明では上記の目的を達成するために次のような装置
および製造方法を提供する。

（イ）　導電性の第１の電極とこの第１の電極から絶縁
されて設けられた導電性の第２の電極と第１の電極下に
設けられた２層以上の第１の絶縁１漠層と第２の電極下
に設けられた少くとも１層以上で第１の絶縁膜層のどの
層よりも厚い第２の絶縁膜と第１および第２の電極下に
第１、第２の絶縁膜層を介して設けられた第１導電型の
半導体領域とこの半導体領域に設けられ、かつ第２の電
極と絶縁膜を介して一部重なるごとく設けられた第２導
電型のソース・ドレイン領域を少（とも有する半導体不
揮発性記憶装置において、第１の電極下の半導体領域と
第２の電極下の半導体領域の境界部に前記ソース・ドレ
イン領域と同一導電型の第２の不純物領域を設ける。

（ロ）　　第１導電型の半導体領域に記憶作用を有しな
い１層以上のアドレスゲート絶縁膜層を形成する工程と
、アドレスゲート電極として第２導電型の多結晶シリコ
ン膜を形成する工程と、このアドレスゲート電極を酸化
することによりアドレスゲート電極を第２導電型の不純
物を含むシリゲートガラスで被覆する工程と、シリゲー
トガラス中の不純物を半導体領域中に拡散させて、半導
体領域の表面に第２導電型の不純物領域を形成する工程
と、記憶作用を有する少くとも２層以上のメモリーゲー
ト絶縁膜層を形成する工程と、メモリーゲート電極を形
成する工程と、アドレスゲート電極およびメモリーゲー
ト電極をイオン注入のマスクとして半導体領域の表面に
第２導電型のソース・ドレイン領域を形成する工程とを
有する。

（ハ）第１導電型の半導体領域に記憶作用を有する少く
とも２層以上のメモリーゲート絶縁膜層を形成する工程
と、メモリーゲート電極として第２導電型の多結晶シリ
コン膜を形成する工程と、メモリーゲ−１・絶縁膜層の
うち少くとも一層を除去する工程と、メモリーゲート電
極を酸化することによりメモリーゲート電極を第２導電
型の不純物を含むシリゲートガラスで被覆する工程と、
シリゲートガラス中の不純物を半導体領域中に拡散させ
て半導体領域の表面に第２導電型の不純物領域を形成す
る工程と、記憶作用を有しない１層以上のアドレスゲー
ト絶縁膜層を形成する工程と、アドレスゲート電極を形
成する工程と、メモリーゲート電極およびアドレスゲー
ト電極をイオン注入のマスクとして半導体領域の表面に
第２導電型のソース・ドレイン領域を形成する工程とを
有する。

〔実施例〕

以下図面を用いて本発明の詳細な説明する。

第１図ｔａ）乃至［ｅ）および第２図＋ａ）乃至１ｅ）
は、半導体領域としてＰ型のシリコン基板を用いた場合
の本発明の構造のメモリーセルを得るための製造方法を
示す断面図である。

まず、第１図ｉｅ）を用いて本発明のメモリーセル構造
の一実施例について説明する。第１図［ｅ）の構造のメ
モリーセルはメモリーゲート電極５２と、このメモリー
ゲート電極５２から絶縁されて設けたアドレスゲート電
極５１と、メモリーゲート電極５２下の記憶作用を有す
る複数層のメモリーゲート絶縁膜層５６と、アドレスゲ
ート電極５１下の記憶作用を有しないアドレスゲート絶
縁膜層５４と、Ｐ型のシリコン基板２５と、Ｐ型のシリ
コン基板２５表面にアドレスゲート電極５１とアドレス
ゲート絶縁膜層５４を介して一部重なるごとく設けたｎ
型のソース・ドレイン領域５５と、メモリーゲート電極
５２下とアドレスゲート電極５１下のＰ型のシリコン基
板２５の境界部にｎ型の不純物領域１８を設けた構造の
メモリーセルに層間絶縁膜２２を形成し、コンタクト窓
２４を開孔した後、配線金属２３を形成したものである
。

次に第１図［（Ｊに示す構造を製造するための製造方法
を第１図（ａ）乃至ｔｅｌを用いて説明する。

第１図ｔ２＋に示すように、Ｐ型のシリコン基板２５を
酸素雰囲気中で熱処理を行うことにより膜厚的３５　ｎ
　ｍのアドレスゲート絶ＨＶ層５４としてのゲート酸化
膜２０を形成する。さらに化学気相成長（以下ＣＶＤと
いう）法により、膜厚４５　Ｑ　ｒ１ｍ程度の多結晶シ
リコン膜１６を形成し、例えば不活性ガス希釈の酸素と
ホスフィン（ＰＩ−１，）の混合算囲気中で熱処理を行
い多結晶シリコン膜１６にｎ型の不純物のリンを高濃度
に導入する。

さらに周知のホトエツチング技術により多結晶シリコン
膜１６をエツチングしアドレスゲート電極５１を形成し
、さらにこのアドレスゲート電極５１をマスクとしてゲ
ート酸化膜２０をエツチングする。次に第１図（ｂ）に
示すように例えば７００℃程度の温度で水蒸気酸化処理
することにより多結晶シリコン膜１６０表面およびシリ
コン基板２５０表面に酸化シリコン膜を形成するが、こ
の時、リンを高濃度に含んだ多結晶シリコン膜１６表面
の酸化シリコン膜は、膜厚１１００ｎ程度のホスホシリ
ゲートガラス（以下ＰＳＧという）膜１５であり、シリ
コン基板２５表面に形成される膜厚１５ｎｍ程度の二酸
化シリコン脱１７に比べて５〜７倍程度膜厚が厚くなる
とい５特徴がある。

従ってこの後シリコン基板２５表面が露出するまで例え
ばフッ酸系のエツチング液で二酸化シリコン膜１７をエ
ツチングしても多結晶シリコン膜１６表面のＰＳＧ膜１
５は１膜厚５０ｎｍ程度残存する。

次に第１図ｆｃｌに示すように前述したようにシリコン
基板２５表面が露出するまで二酸化シリコン膜１７およ
びＰＳＧ膜１５をエツチングして酸素雰囲気中で例えば
温度９００℃で熱処理を行５ことにより、膜厚２．ｌｎ
ｍ程度の酸化シリコン膜１２を形成し、さらにＣＶＤ法
により膜厚１４ｎｍ程度の窒化シリコン膜１３を形成し
、さらに窒化シリコン膜１３表面を例えば温度１０００
°Ｃで水蒸気酸化処理して膜厚５ｎｍ程度のシリコン酸
化膜１４を形成する。この酸化シリコン膜１２と窒化シ
リコン膜１６とシリコン酸化膜１４とによりメモリーゲ
ート絶縁膜層５６を構成する。この時の１００Ｏ℃とい
う温度により、多結晶シリコン膜１６表面のＰＳＧ膜１
膜中５中まれるリンがシリコン基板２５表面領域に拡散
し、ｎ型の不鈍物領域１８を形成する。さらにＣＶＤ法
により膜厚４５０　ｎ　ｍ程度のポリシリコン膜１９を
形成する。

次に第１図ｔｄＪに示すように周知のホトエツチング技
術によりポリシリコンＩＦＡ　１９をエツチングし、メ
モリーゲート電ＷＬ５２とする。さらにメモリーゲート
電極５２をマスクとしてシリコン酸化１摸１４、窒化シ
リコン膜１３、酸化シリコン１模１２を順次エツチング
する。さらにアドレスゲ−１・電極５１およびメモリー
ゲート電極５２をイオン注入のマスクとして、周知の技
術にてソース・ドレイン領域５５を形成する。

次に第１図（Ｃ）に示すよ５に例えばリンを添加した酸
化シリコン膜からなる層間絶縁膜２２をＣＶＤ法で形成
する。さらに周知のホトエツチング技術により、この層
間絶縁膜２２にコンタクト窓２４を開孔し、例えばシリ
コンを添加したアルミニウムからなる配線金属２６を形
成することにより、本発明の構造のメモリーセルを得る
こ、とができる。

次に第２図［ｅｌを用（・て他の実施例における本発明
のメモリーセル構造の一実雄例について説明する。

第２図［ｅ）の構造のメモリーセルはメモリーゲート電
極５２と、このメモリーゲート電極５２から絶縁されて
設けたアドレスゲート電極５１と、メモリーゲート電極
５２下の記憶作用を有する複数層のメモリーゲート絶縁
膜層５６と、アドレスゲート電極５１下の記憶作用を有
しないアドレスゲート絶縁膜層５４と、Ｐ型のシリコン
基板２５と、このＰ型のシリコン基板２５表面にアドレ
スゲート電極５１とアドレスゲート絶縁膜層５４を介し
て一部重なるごとく設けたｎ型のソース・ドレイン領域
５５と、メモリーゲート電極５２下とアドレスゲート電
極５１下のシリコン基板２５の境界部にｎ型の不純物領
域１８を設けた構造のメモリーセルに層間絶縁膜２２を
形成し、コンタクト窓２４を開孔した後配線金＠２６を
形成したものである。

次に第２図［ａ）乃至（ｅ）を用いて第２図ｔｅｌに示
す構造を製造するための製造方法を説明する。

第２図［ａ）に示すようにＰ型のシリコン基板２５を酸
素雰囲気中で例えば温度９００℃で熱処理を行うことに
より、膜厚２．１　ｎ　ｍ程度の酸化シリコンＩＩＡ　
１２を形成し、さらにＣＶＤ法により膜厚１４、　ｎ　
ｍ程度の窒化シリコン膜１６を形成し、さらにこの窒化
シリコン膜１３表面を例えば温度１０００°Ｃで水蒸気
酸化処理して膜厚５ｎｍ稈度のシリコン酸化膜１４を形
成する。この酸化シリコン膜１２と窒化シリコン膜１３
とシリコン酸化膜１４とによりメモリーゲート絶縁膜層
５６を構成する。さらにＣＶＤ法により膜厚４５０　ｎ
　ｍ程度のポリシリコン膜１９を形成し、例えば不活性
ガス希釈の酸素とＰＩ−１３の混合雰囲気中で熱処理を
行い、ポリシリコン膜１９にｎ型の不純物のリンを高濃
度に導入する。さらに周知のホトエツチング技術により
ポリシリコン膜１９をエツチングしメモリーゲート電極
５２を形成し、さらにこのメモリーゲート電極５２をマ
スクとしてシリコン酸化膜１４、窒化シリコン膜１６を
順次エツチングし、必要ならば酸化シリコン膜１２もエ
ツチングする。ただし、酸化シリコン膜１２は残ってい
ても構わない。

次に第２図［ｂ）に示すように第１図（ｂｌを用いて説
明したように、例えば７００°Ｃ程度の温度で水蒸気酸
化処理することにより、ポリシリコン膜１９表面に膜厚
１００　ｎ　ｍ程度のＰＳＧ膜１膜上５リコン基板２５
表面に膜厚１５　ｎ　ｍ程度の二酸化シリコン膜１７を
形成する。

次に第２図［ＣＪに示すように、シリコン基板２５表面
が露出するまで二酸化シリコン膜１７およびＰＳＧ膜１
膜上５えばフッ酸系のエツチング液でエツチングし、ポ
リシリコン膜１９表面にＰＳＧ１ＳＧ１全１５５Ｑｎｍ
程度残存させる。さらに、酸素雰囲気中で例えば温度１
０００℃で熱処理を行い、膜厚３５ｎｍ程度のゲート酸
化膜２０を形成するとともに、ＰＳＧ膜１膜中５中まれ
るリンをシリコン基板２５表面に拡散させ、ｎ型の不純
物領域１８を形成する。さらにＣＶＤ法により膜厚４’
５０ｎｍ程度の多結晶シリコン膜１６を形成する。この
場合はゲート酸化膜２０がアドレスゲート絶縁膜層５４
となる。すなわち、不純物領域１８を形成する工程とア
ドレスゲート絶縁膜層５４を形成する工程とが同時進行
的に行われたが、二酸化シリコン膜１７が形成された段
階で二酸化シリコン膜１７をエツチングぜずに更に不活
性ガス中で熱処理を行って不純物領域１８を形成し。

二酸化シリコン膜１７をそのままアドレスゲート絶縁膜
層５４としてもよい。

次に第２図［ｄ）に示すように周知のホトエツチング技
術により多結晶シリコン脱１６をエツチングし、アドレ
スゲート電極５１とする。さらにアドレスゲート電極５
１をマスクとしてゲート酸化膜２０をエツチングする。

さらにアドレスゲート電極５１をイオン注入のマスクと
して周知の技術により、ソース・ドレイン領域５５を形
成する。

次に第２図ｔｅｌに示すように、例えばリンを添加した
酸化シリコン膜からなる層間絶縁膜２２をＣＶＤ法で形
成する。さらに周知のホトエツチング技術により、との
層間絶縁膜２２にコンタクト窓２４を開孔し、例えばシ
リコンを添加したアルミニウムからなる配線金属２６を
形成することにより、本発明の構造のメモリーセルを得
るととができる。

なお、上記実施例において、第１図［ａ）における多結
晶シリコン膜１６へのリンの導入および７ｐＪ２図［ａ
）におけるポリシリコン膜１９へのリンの導入はＰ　Ｉ
−Ｉ　３流量８Ｑｍｌ／ｍｉｎ、酸素Ｒｆｆｌ　１００
　ｒｕｅ　／　ｍｍ。

窒素流量５．９１７ｍ１ｎの混合気体中で温度９００　
’Ｃ：で行い、リン導入後の多結晶シリコン膜１６、あ
るいはポリシリコン膜１９０面積抵抗は２ｏΩ／口程度
である。４ｉた、第１図ｔｅｌおよび第２図ｆｃＪにお
いてＰＳＧ膜１５は膜厚５０　ｎ　ｍ程度残存している
が、これはｎ型の不純物層１８を形成するための拡散源
であることの他にアドレスゲート電極５１とメモリーゲ
ート電極５２間の絶縁耐圧を向上させる働きも有してい
る。

第５図は、第１図［ｅ）に示した本発明の構造のメモリ
ーセルと第４図（ａｌに示した従来のアドレスゲート下
とメモリーゲート下のシリコン基板表面境界領域にシリ
コン基板と逆導電型の不純物領域を持たない構造のメモ
リーセルの書込阻止性能を比較した図で、実線６１で示
したものが本発明、破線６２で示したものが従来例であ
る。第５図において１０３回書込阻止を行った場合、従
来例のメモリーセルではしきい値変化量が約１．．３Ｖ
あるのに対して本発明のメモリーセルではしきい値変化
量は約０．０５Ｖであり、従来例と比較して大幅に信頼
性が向上している。

上記実施例ではｎチャネル型について説明したが、Ｐチ
ャネル型とするには半導体領域としてｌ］型のシリコン
基板を用い多結晶シリコン膜あるいはポリシリコン膜に
例えばジボラン（８２ｒ’ｉ６）　　と酸素および窒素
の混合雰囲気中で熱処理を行うことによりボロンを多結
晶シリコン１漠あるいはポリシリコン膜中に高濃度に導
入すればよい。

なお、上記実施例では半導体領域としてシリコン基板を
用いたが、半導体領域としてはシリコン基板表面に形成
されたＰ型ウェルまたはｎ型ウェルでもよいし、あるい
は絶縁基板上に形成された島状半導体層でもよい。

さらに上記実殉例ではソース・ドレイン領域にコンタク
ト窓を設けて金属薄膜による配線を行い信号系に接続す
る場合の例を示したが、信号系への接続は多結晶シリコ
ン膜を用いる場合もある。

また、メモリーセルをマトリックス状に並べてアレー構
成とする場合、メモリーセル個々に配線をしない場合も
ある。したがって、メモリーセル個々にコンタクト窓を
設けないという場合もある。

〔発明の効果〕

以上の説明で明らかなように本発明によれば不純物を高
濃度に含んだ多結晶シリコン膜あるいはポリシリコン膜
を酸化することにより得られるシリゲートガラスをアド
レスゲート電極下とメモリーゲート電極下の半導体基板
表面境界領域にソース・ドレイン領域と同一導電型の不
純物領域を形成するための拡散源、およびアドレスゲー
ト電極とメモリーゲート電極間の絶縁物として利用する
ことにより、微細化に対応でき、しかもメモリーセルの
書込阻止性能やアドレスゲートとメモリーゲート間の絶
縁耐圧を向上させることが可能となり、高信頼性のメモ
リーセル構造と製造方法を提供することができる。

【図面の簡単な説明】

第１図ｔａ乃至ｔｅｌおよび第２図［ａ）乃至（ｅ）は
本発明の構造のメモリーセルを製造工程順に示す断面図
、第３図は従来例におけるアドレストランジスタとメモ
リトランジスタ間にイオン注入による第３の不純物領域
を有するメモリーセルの構造を示す断面図、第４図（ａ
ｌおよびｔｂ＋は従来例におけるアドレスゲート下とメ
モリーゲート下の間に不純物領域を有しないメモリーセ
ルの構造を示す断面図、第５図は従来例と本発明による
メモリーセルの書込阻止特性を比較したグラフである。 １５・・・・・・Ｐ　Ｓ’Ｇ膜、 １８・・・・・・不純物領域、 ５１・・・・・・アドレスゲート下極、５２・・・・・
・メモリーゲート電極。

Claims (3)

【特許請求の範囲】
1. （１）導電性の第１の電極と該第１の電極から絶縁され
   て設けた導電性の第２の電極と前記第１の電極下に設け
   た複数層の第１の絶縁膜層と前記第２の電極下に設けら
   れた少くとも１層以上で前記第１の絶縁膜層のどの層よ
   りも厚い第２の絶縁膜と前記第１および第２の電極下に
   前記第１の絶縁膜層および第２の絶縁膜層を介して設け
   た第１導電型の半導体領域と該半導体領域に設けかつ前
   記第２の電極と絶縁膜を介して一部重なるごとく設けた
   第２導電型のソース・ドレイン領域を少くとも有する半
   導体不揮発性記憶装置において、前記第１の電極下の半
   導体領域と前記第２の電極下の半導体領域の境界部に前
   記ソース・ドレイン領域と同一導電型の第２の不純物領
   域を設けたことを特徴とする半導体不揮発性記憶装置。
2. （２）第１導電型の半導体領域の表面上に記憶作用を有
   しない１層以上のアドレスゲート絶縁膜層を形成する工
   程と、アドレスゲート電極として第２導電型の多結晶シ
   リコン膜を形成する工程と、該アドレスゲート電極を酸
   化することにより前記アドレスゲート電極を第２導電型
   の不純物を含むシリゲートガラスで被覆する工程と、該
   シリゲートガラス中の不純物を該半導体領域中に拡散さ
   せて、前記半導体領域の表面に、第２導電型の不純物領
   域を形成する工程と、記憶作用を有する複数層のメモリ
   ーゲート絶縁膜層を形成する工程と、メモリーゲート電
   極を形成する工程と、前記アドレスゲート電極およびメ
   モリーゲート電極をイオン注入のマスクとして前記半導
   体領域の表面に第２導電型のソース・ドレイン領域を形
   成する工程とを有することを特徴とする半導体不揮発性
   記憶装置の製造方法。
3. （３）第１導電型の半導体領域の表面上に記憶作用を有
   する複数層のメモリーゲート絶縁膜層を形成する工程と
   、メモリーゲート電極として第２導電型の多結晶シリコ
   ン膜を形成する工程と、前記メモリーゲート絶縁膜層の
   うち少くとも１層を除去する工程と前記メモリーゲート
   電極を酸化することにより前記メモリーゲート電極を第
   ２導電型の不純物を含むシリゲートガラスで被覆する工
   程と、前記シリゲートガラス中の不純物を前記半導体領
   域中に拡散させて該半導体領域の表面に第２導電型の不
   純物領域を形成し、かつ前記半導体領域の表面上に記憶
   作用を有しない１層以上のアドレスゲート絶縁膜層を形
   成する工程と、アドレスゲート電極を形成する工程と、
   前記メモリーゲート電極およびアドレスゲート電極をイ
   オン注入のマスクとして前記半導体領域の表面に第２導
   電型のソース・ドレイン領域を形成する工程とを有する
   ことを特徴とする半導体不揮発性記憶装置の製造方法。