KR100316709B1 - 불휘발성 메모리 장치 제조 방법 - Google Patents

불휘발성 메모리 장치 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 활성 영역을 정의하는 소자 분리막들을 형성하고, 터널링 절연막을 개재하는 복수 개의 플로팅 게이트막들을 형성한다. 소자 분리막의 길이 방향에 수직한 열 방향으로 가로지르며 플로팅 게이트막 및 소자 분리막의 일부를 노출시키는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 플로팅 게이트막 및 소자 분리막의 노출되는 일부를 제거하여, 반도체 기판의 일부를 노출하여 분리된 플로팅 게이트막 및 분리된 소자 분리막을 형성하여 플로팅 게이트막들을 가로지르는 공통 소오스 영역을 반도체 기판에 열 방향으로 형성한다. 분리된 플로팅 게이트막들 상에 게이트간 절연막 및 컨트롤 게이트막을 형성한다. 컨트롤 게이트막, 게이트간 절연막 및 분리된 플로팅 게이트막을 패터닝하여 컨트롤 게이트, 게이트간 절연막, 및 플로팅 게이트를 완성하되, 각 컨트롤 게이트는 공통 소오스 영역의 하나에 평행하며 열 방향으로 인접한 플로팅 게이트 쌍들에 중첩하고, 각 플로팅 게이트 쌍의 중심에 공통 소오스 영역이 배치되도록 한다. 분리된 플로팅 게이트에 인접하는 드레인 영역들에 연결되는 비트 라인을 형성한다. 이에 따라, 터널 절연막의 열화를 줄이거나 제거할 수 있다.

Description

불휘발성 메모리 장치 제조 방법{Fabrication method of non-volatile memory device}
본 발명은 반도체 장치에 관한 것으로, 특히 불휘발성 메모리 장치(non-volatile memory device) 제조 방법에 관한 것이다.
불휘발성 메모리 장치가 고집적화됨에 따라, 메모리 셀을 동작시키는 구동 회로 소자 등이 차지하는 면적의 감소시키는 요구가 증대되고 있다. 또한, 컨트롤 게이트에는 가능한 한 낮은 전압을 인가하되 플로팅 게이트에 유기되는 전압은 동작 특성에 적합한 수준으로 유지되기 위해서, 플로팅 게이트와 컨트롤 게이트간에 중간막으로 형성되는 게이트간 절연막의 개선이 요구되고 있다. 그 이유는, 프로그램(program) 동작 시 컨트롤 게이트에 고전압이 인가되면, 고전압에 의해서 상기 플로팅 게이트에 전압이 유기되는 데, 상기 플로팅 게이트에 전압이 유기되는 정도는 상기 게이트간 절연막의 커플링 율(ratio of coupling)에 의해 크게 영향을 받기 때문이다. 이에 따라, 게이트간 절연막의 커플링 율의 향상이 요구되고 있다.
더욱이, 종래의 불휘발성 메모리 장치의 소거(erase) 동작 시 전자들의 이동 경로가 소오스 전극(source node) 방향으로 이루어지고 있다. 이에 따라, 전자들이 통과하는 면적이 작음으로 인해서 전류 밀도가 집중되는 현상이 발생할 수 있다. 이에 따라, 터널링 산화막(tunneling oxide layer), 즉, 터널링 절연막이 열화될 수 있다. 따라서, 터널링 절연막의 열화를 방지하고 신뢰성을 향상시킬 수 있는 새로운 불휘발성 메모리 장치가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소자가 차지하는 면적의 감소를 구현할 수 있으며, 게이트간 절연막의 커플링 율을 증가시켜 플로팅 게이트에 유기되는 전압을 높여 신뢰성이 향상된 불휘발성 메모리 장치 제조 방법을 제공하는데 있다.
도 1a는 본 발명의 실시예에 의한 불휘발성 메모리 장치의 일부를 나타내는 레이 아웃도이다.
도 1b는 도 1a의 B-B´선을 따라 자른 단면도이다.
도 1c는 도 1a의 C-C´선을 따라 자른 단면도이다.
도 1d는 도 1a의 D-D´선을 따라 자른 단면도이다.
도 2a, 도 3a, 도 4a, 도 5a 및 도 6a는, 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 불휘발성 메모리 장치의 평면도들이다.
도 2b, 3b, 4b, 5b 및 도 6b는 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a 각각의 B-B´선을 따라 자른 단면도이다.
도 2c, 3c, 4c, 5c 및 도 6c는 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a 각각의 C-C´선을 따라 자른 단면도이다.
도 2d, 3d, 4d, 5d 및 도 6d는 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a 각각의 D-D´선을 따라 자른 단면도이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은, 반도체 기판 상에 활성 영역을 정의하는 소자 분리막들을 형성한다. 상기 활성 영역 상에 터널링 절연막을 개재하는 복수 개의 플로팅 게이트막들을 형성한다. 상기 소자 분리막의 길이 방향에 수직한 열 방향으로 가로지르며 상기 플로팅 게이트막 및 상기 소자 분리막의 일부를 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 상기 플로팅 게이트막 및 상기 소자 분리막의 노출되는 일부를 제거하여, 상기 반도체 기판의 일부를 노출하여 분리된 플로팅 게이트막 및 분리된 소자 분리막을 형성하여 상기 플로팅 게이트막들을 가로지르는 공통 소오스 영역을 상기 반도체 기판에 열 방향으로 형성한다. 상기 분리된 플로팅 게이트막들 상에 게이트간 절연막 및 컨트롤 게이트막을 형성한다. 상기 컨트롤 게이트막, 상기 게이트간 절연막 및 상기 분리된 플로팅 게이트막을 패터닝하여 컨트롤 게이트, 게이트간 절연막, 및 플로팅 게이트를 완성하되, 각 컨트롤 게이트는 공통 소오스 영역의 하나에 평행하며 열 방향으로 인접한 플로팅 게이트 쌍들에 중첩하고, 각 플로팅 게이트 쌍의 중심에 상기 공통 소오스 영역이 배치되도록 한다. 상기 분리된 플로팅 게이트에 인접하는 드레인 영역들에 연결되는 비트 라인을 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 유사하게 또한 어떤 막이 다른 막의 '아래'에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 직접 접촉하여 아래에 존재할 수 있고, 또는 그 사이에 제3의 막이 또한 개재되어질 수도 있다.
본 발명에 의한 불휘발성 메모리 장치가 도시된 도 1a를 참조하면, 참조 번호 155는 소자 분리막을, 255는 플로팅 게이트를, 400은 공통 소오스 영역을, 600은 컨트롤 게이트를, 800은 비트 라인을 각각 나타낸다. 본 발명의 실시예에 의한 불휘발성 메모리 장치는 반도체 기판(100) 상에 하나의 워드 라인, 즉, 컨트롤 게이트(600)와 하나의 비트 라인(800)이 교차하는 영역에 제1 및 제2메모리 셀 두 개를 구비한다. 보다 상세하게는 도 1a의 단면도인 도 1b 내지 도 1d를 참조하여 본 발명에 따른 불휘발성 메모리 장치의 구조를 설명한다.
도 1b 내지 도 1d를 참조하면, 본 발명의 실시예에 의한 불휘발성 메모리 장치는 반도체 기판(100) 상에 소자 분리막(155)에 의해서 정의되는 활성 영역에 공통 소오스 영역(400) 등을 구비한다. 상기 활성 영역의 반도체 기판(100) 상에는산화막 등으로 이루어지는 터널링 절연막(tunnel insulating layer;130) 등이 또한 구비된다. 터널링 절연막(130)은 반도체 기판(100) 상에 존재한다.
도 1a에 도시된 바와 같이, 공통 소오스 영역(400)에 인접하여, 공통 소오스 라인(400)을 따라서 열 방향으로 배열된 복수 개의 플로팅 게이트(255)가 형성된다. 도 1b에 도시된 바와 같이, 공통 소오스 영역(400)을 중심으로 플로팅 게이트(255) 한 쌍이 배열되어, 각각 공통 소오스 영역(400)을 공유한다.
또한, 플로팅 게이트(255)에 겹쳐지게 형성되는 컨트롤 게이트(600)는 대향하는 한 쌍의 플로팅 게이트(255) 2개를 동시에 덮고 있다. 즉, 컨트롤 게이트(600)는 둘 이상의 플로팅 게이트(255)를 동시에 덮고 있다. 또한, 컨트롤 게이트(600)는 대향되게 배열된 플로팅 게이트(255) 사이의 공통 소오스 라인(400)에 겹쳐지게 형성된다.
이에 따라, 한 개의 컨트롤 게이트(600), 즉, 워드 라인(word line)으로 한 쌍의 플로팅 게이트(255)의 전하 수위를 동시에 제어할 수 있다. 반면에, 종래의 불휘발성 메모리 장치는 하나의 컨트롤 게이트가 하나의 플로팅 게이트의 전하 수위를 제어한다. 따라서, 본 발명에서 하나의 어드레스 디코더(address decoder)가 두 플로팅 게이트들을 동시에 선택할 수 있다. 반면에, 종래의 불휘발성 메모리 장치는 하나의 어드레스 디코더가 단지 하나의 플로팅 게이트만을 선택한다. 따라서, 어드레스 디코더의 수를 1/2로 줄일 수 있어, 어드레스 디코더 회로들을 포함하는 주변 회로들이 차지하는 면적은 감소될 수 있다.
한편, 컨트롤 게이트(600)는 불순물이 도핑된 다결정질 실리콘막 패턴(610)및 텅스텐 실리사이드막 패턴(650) 등으로 구비된다.
컨트롤 게이트(600)와 플로팅 게이트(255)의 계면에는 게이트간 절연막(500)이 형성된다. 예컨대, 산화막/질화막/산화막의 삼중막(Oxide/Nitride/Oxide layer;ONO layer) 등으로 상기 게이트간 절연막(500)이 형성된다. 상기 게이트간 절연막(500)은 컨트롤 게이트(600)와 상기 공통 소오스 라인(400)의 반도체 기판(100)의 계면에도 연장되어 상기 컨트롤 게이트(600)와 상기 공통 소오스 라인(400)을 절연시킨다.
또한, 상기 게이트간 절연막(500)은 상기 플로팅 게이트(255)의 상부뿐만 아니라 상기 플로팅 게이트(255)의 측벽으로 동시에 연장되어 상기 측벽을 또한 덮는다. 이에 따라, 컨트롤 게이트(600)에 인가되는 전압에 의해 플로팅 게이트(255)에 유기되는 전압의 비율, 즉, 커플링 율의 증가를 구현할 수 있다. 따라서, 컨트롤 게이트(600)에 보다 낮은 전압이 인가되더라고 플로팅 게이트(255)에 유기되는 전압을 높여줄 수 있다.
더욱이, 상기 플로팅 게이트(255) 각각에 인접하는 상기 활성 영역의 다른 일부에는 드레인 영역(drain region;450)이 구비된다. 드레인 영역(450)은 비트 라인(800)에 전기적으로 연결된다. 비트 라인(800)은 콘택홀(contact;850) 등을 통해서 접촉 접합 영역, 즉, 드레인 영역(450)과 접촉함으로써 드레인 영역(450)에 전기적으로 연결된다.
이와 같이 구성되는 본 발명의 실시예에 의한 트랜지스터 구조는 다음과 같은 방법으로 작동될 수 있다. 예를 들어, 한 쪽의 비트 라인(800)에 대략 5V 정도의 전압을 인가한 후 컨트롤 게이트(600)에 대략 10V 정도의 전압을 인가하면, 트랜지스터의 채널 핀치 오프 영역(channel pinch off region;도시되지 않음)에서 접촉 접합 영역(450) 쪽으로 열전자가 생성된다. 상기 생성되는 열전자는 플로팅 게이트(255)에 주입되어 프로그램 동작이 이루어진다. 이때, 반도체 기판(100)과 공통 소오스 영역(400)은 접지(ground)된다.
또한, 도 1b에 도시된 바와 같은 양쪽의 비트 라인(800)에 동시에 대략 5V의 전압을 인가하고 상기한 바와 같이 컨트롤 게이트(600)에 약 10V의 전압을 인가함으로써 두 개의 플로팅 게이트(255)에 동시에 열전자를 주입할 수 있다. 즉, 하나의 컨트롤 게이트(600)에 의해서 두 개 또는 그 이상의 플로팅 게이트(255)가 프로그램될 수 있다.
또한, 도 1b에 도시된 바와 같은 양쪽의 비트 라인(800) 중 어느 하나에 대략 5V의 전압을 인가하고, 대략 0V의 전압 또는 접지 전압을 상기 양쪽의 비트 라인(800) 중 선택되지 않은 다른 하나에 인가한 후, 컨트롤 게이트(600)에 대략 10V의 전압을 인가함으로써, 선택된 비트 라인에 인접하는 플로팅 게이트에만 열전자들을 주입할 수 있다. 따라서, 하나의 컨트롤 게이트(600) 아래에 형성된 두 개의 플로팅 게이트(255)가 선택적으로 프로그램될 수 있다.
더욱이, 두 개의 비트 라인(800) 중에 선택된 비트 라인(800)에 대략 5V의 전압을 인가하고 비선택된 비트 라인(800)에 대략 0V를 인가한 후 컨트롤 게이트(600)에 대략 5V 정도의 전압을 인가함으로써, 플로팅 케이트(255) 내에 프로그램된 여부를 확인하는 독출(read) 동작이 수행될 수 있다.
그리고, 양쪽 비트 라인(800)을 여기(floating) 상태로 하고 컨트롤 게이트(600)를 접지 상태로 한 다음, 대략 12V의 전압을 반도체 기판(100)에 인가함으로써, 채널 전지역을 통하여 플로팅 게이트(255)로부터 전자를 소거할 수 있다. 또한, 공통 소오스 영역(400)에 대략 12V 정도의 전압을 인가함으로써 플로팅 게이트(255)로부터 전자를 소거하는 소거 동작을 수행할 수 있다.
이와 같이 소거 동작 시 전자들이 통과하는 경로를 반도체 기판(100) 방향으로 변경할 수 있어 플로팅 게이트(255)로부터 소거되는 전자에 의한 전류 밀도를 확산 또는 분산시킬 수 있다. 따라서, 전류 밀도의 집중에 따른 터널링 절연막(130)의 열화 문제를 극복할 수 있어 신뢰성의 향상을 구현할 수 있다.
이하, 도 2a 내지 도 6d를 참조하여 본 발명의 실시예에 의한 불휘발성 메모리 장치를 제조하는 방법을 설명한다.
도 2a, 2b, 2c 및 2d를 참조하면, 반도체 기판(100), 예컨대, P형 기판 상에 활성 영역(active region) 및 소자 분리 영역(isolation or field oxide region)을 설정하는 복수 개의 소자 분리막(150)을 형성한다. 예컨대, 로코스(LOCOS;LOCal Oxidation of Silicon) 혹은 피비엘(PBL;Poly Buffered Locos) 공정 등을 이용하여 행 방향, 예컨대, 비트 라인(bit line;도 1a의 800) 방향으로 길게 형성한다. 이후에, 소자 분리막(150)에 의해서 설정되는 활성 영역의 반도체 기판(100) 상을 덮는 산화막을 형성하여 터널링 절연막(130)으로 이용한다.
도 3a, 3b, 3c 및 3d를 참조하면, 터널링 절연막(130) 및 소자 분리막(150)을 덮는 도전막, 예컨대, 다결정질 실리콘막(polycrystalline silicon layer)을 대략 1000Å 정도의 두께로 형성한다.
이때, 상기 다결정질 실리콘막을 형성할 때 불순물이 도핑되지 않은 상태로 형성될 수 있다. 이 경우에, 상기 다결정질 실리콘막은 다음과 같은 후속 공정에 의해서 불순물로 도핑될 수 있다. 예를 들어, 후속의 불순물을 상기 다결정질 막에 이온 주입 등으로 주입하는 공정, 또는, 상기 다결정질 실리콘막 상에 POCl3막을 도포하고 가열함으로써 불순물을 다결정질 실리콘막으로 확산시키는 공정 등에 의해서, 상기 다결정질 실리콘막은 불순물로 도핑될 수 있다.
이와 같이 형성된 도전막을 사진 식각 공정 등으로 패터닝하여 분리시켜 플로팅 게이트막(200)을 형성한다. 이때, 상기 패터닝 공정에 의해서 상기 도전막은 행 방향, 예컨대, 상기 소자 분리막(150)의 긴 길이 방향으로 신장된 형태로 패터닝될 수 있다. 즉, 비트 라인(도 1a의 800) 방향으로 패터닝되어 분리될 수 있다. 그리고, 도 3c에 도시된 바와 같이 소자 분리막(150)에 그 일부가 걸쳐지게 패터닝된다.
도 4a, 4b, 4c 및 4d를 참조하면, 소자 분리막(150) 및 플로팅 게이트막(200)을 패터닝하여 반도체 기판(100)을 노출시키며 분리된 플로팅 게이트막(250)을 형성한다. 구체적으로, 소자 분리막(150) 또는 플로팅 게이트막(200)을 열 방향으로 노출시키는 제1포토레지스트 패턴(310)을 형성한다. 예를 들어, 상기 소자 분리막(150) 및 상기 플로팅 게이트막(200)을 가로지르는 방향으로 상기 소자 분리막(150) 및 플로팅 게이트막(200)의 일부, 예를 들어, 플로팅 게이트막(200)의중심부를 노출하는 제1포토레지스트 패턴(310)을 노광 및 현상 공정 등으로 형성한다.
다음에, 상기 제1포토레지스트 패턴(310)을 식각 마스크(etch mask)로 이용하여 노출되는 소자 분리막(150)의 일부, 플로팅 게이트막(200) 및 터널링 절연막(130)을 식각하여 제거함으로써 하부의 반도체 기판(100)을 노출한다. 이에 따라 노출되는 반도체 기판(100)의 일부는 소자 분리막(150) 및 플로팅 게이트막(200) 각각을 둘로 분할한다. 즉, 분리된 소자 분리막(155) 및 분리된 플로팅 게이트막(250)이 형성된다.
도 5a, 5b, 5c 및 5d를 참조하면, 먼저 제1포토레지스트 패턴(310)을 제거한다. 이후에, 상기 분리된 소자 분리막(155) 및 분리된 플로팅 게이트막(250)에 의해 노출되는 반도체 기판(100)에 불순물을 주입하여 공통 소오스 영역(400)을 형성한다. 이때, 상기 불순물은 상기 플로팅 게이트막(250) 및 상기 노출되는 반도체 기판(100)에 동시에 주입된다.
다시 말하면, 이온 주입 방법 등으로 상기 분리된 플로팅 게이트막(250)을 이루는 다결정질 실리콘막에 불순물 등을 주입하여 도전성을 가지게 한다. 동시에, 상기 이온 주입 방법에 의해서 상기 노출되는 반도체 기판(100)에 불순물이 주입되어 공통 소오스 영역(400)이 형성된다.
이때, 불순물의 주입 공정은 상기 공통 소오스 라인(400)에 깊은 접합(deep junction)이 형성되도록 수행되며, n형 불순물을 주입한다. 예컨대, 연속적으로 이온 주입을 진행하는 방식으로 n-및 n+불순물층 구조를 형성한다. 즉, 상기 공통 소오스 영역(400)이 이중 확산된(Double Diffused) 구조를 가지도록 한다.
도 6a, 6b, 6c 및 6d를 참조하면, 분리된 플로팅 게이트막(250)을 덮는 게이트간 절연막(500)을 형성한다. 예컨대, 산화막/질화막/산화막(oxide/nitride/oxide layer) 등과 같은 삼중막을 형성한다.
이후에, 상기 게이트간 절연막(500) 상에 도전막을 형성하여 컨트롤 게이트막으로 이용한다. 예를 들어, 다결정질 실리콘막을 대략 1000Å 정도의 두께로 형성한다. 상기 다결정질 실리콘막 상에 텅스텐막을 형성한 후 열처리하여 텅스텐 실리사이드(WSix)막을 대략 1000Å 정도의 두께로 형성한다. 이후에, 식각 마스크(350)를 사용하여 상기 다결정질 실리콘막 및 텅스텐 실리사이드막를 패터닝하여, 다결정질 실리콘막 패턴(610) 및 텅스텐 실리사이드막 패턴(650)으로 구성된 컨트롤 게이트(600)를 형성한다.
상기 컨트롤 게이트(600)가 형성된 이후에 상기 패터닝 공정을 계속 진행한다. 즉, 자기 정렬(self align) 식각 공정을 수행하여 하부의 게이트간 절연막(500) 및 분리된 플로팅 게이트막(250)을 식각한다. 이에 따라, 적어도 2개의 플로팅 게이트(255)가 하나의 컨트롤 게이트(600) 아래 존재하는 셀 트랜지스터의 구조가 형성된다.
이때, 상기 게이트간 절연막(500)은 공통 소오스 영역(400)과 상기 컨트롤 게이트(600)를 절연시킨다. 상기 게이트간 절연막(500)은 더욱이, 상기 플로팅 게이트(255)의 측벽을 덮도록 연장된다.
컨트롤 게이트(600) 및 플로팅 게이트(255)를 형성한 이후에, 드레인 영역(450)이 플로팅 게이트(255)에 인근하는 반도체 기판(100)에 형성된다. 드레인 영역(450)은 식각 마스크(350) 및 컨트롤 게이트(600)를 이온 주입 마스크로 사용하여 반도체 기판(100) 내로 n형 불순물을 주입함으로써 형성된다. 드레인 영역(450)은 LDD(Lightly Doped Drain) 구조로 형성될 수 있다. 즉, 상기 플로팅 게이트(255)에 인접하는 반도체 기판(100)에 n형 불순물을 주입한 후, 순차적으로 스페이서(spacer;도시되지 않음)를 컨트롤 게이트(600) 및 두 플로팅 게이트(255)의 측벽에 형성한다. 이후에, 스페이서를 이온 주입 마스크로 사용하여 반도체 기판9100)에 n+불순물을 주입하여 LDD 구조의 드레인 영역(450)을 형성한다.
이후에, 도 1a, 1b, 1c 및 1d에 도시된 바와 같이 컨트롤 게이트(600) 등이 형성된 결과물 상을 덮는 제1절연막(710)을 형성한다. 이후에, 상기 플로팅 게이트(255)에 인접한 활성 영역을 노출시키는 콘택홀(contact hole;850)을 형성한다.
이후에, 상기 접촉 접합 영역(450)에 연결되는 금속막을 형성한 후 패터닝하여 비트 라인(800)으로 이용한다. 다음에, 상기 비트 라인(800)을 절연시키는 제2절연막(730)을 형성한다.
이와 같이 본 발명에 따르는 불휘발성 메모리 장치 및 그 제조 방법이 설명되었다. 본 발명이 다양한 변형 및 수정된 형태를 가질 수 있지만, 도면들과 이를상세하게 설명함으로써 특정한 실시예를 나타내었다. 그러나, 본 발명이 여기에 개시된 특정한 형태에 한정되는 것으로 이해되어서는 안 된다. 오히려, 본 발명은 다음의 특허 청구 범위에 개시된 본 발명의 사상 및 관점 내의 모든 변형된 형태, 동등한 형태 및 수정된 형태들을 포함한다.
상술한 본 발명의 실시예에 따르면, 하나의 컨트롤 게이트로 적어도 두 개의 플로팅 게이트에 전자의 주입 및 소거 동작을 할 수 있다. 이에 따라, 어드레스 디코더 회로를 포함하는 주변 회로 소자가 차지하는 면적을 감소시킬 수 있다. 이는 어느 하나의 어드레스 디코더가 두 개의 플로팅 게이트들을 선택할 수 있어, 어드레스 디코더의 수를 줄일 수 있기 때문이다.
또한, 소거 동작을 하는 전자의 경로를 반도체 기판 방향으로 변경할 수 있어 전류 밀도의 집중을 방지할 수 있다. 이에 따라, 터널 산화막의 열화를 방지할 수 있어 불휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
더욱이, 게이트간 절연막이 플로팅 게이트의 측벽을 덮을 수 있어 게이트간 절연막이 차지하는 면적을 증가시킬 수 있다. 한편, 컨트롤 게이트에 인가되는 전압에 의해 플로팅 게이트에 유기되는 전압의 크기를 결정하는 게이트간 절연막의 커플링 율은 게이트간 절연막의 두께 또는 면적에 비례한다. 따라서, 본 발명에 따른 불휘발성 메모리 장치는 게이트간 절연막의 면적을 증가시킬 수 있어 이에 비례하여 커플링 율의 증가를 구현할 수 있다. 그러므로, 컨트롤 게이트에 낮은 전압을 인가하더라도 플로팅 게이트에 유기되는 전압은 동작에 적합한 수준으로 유지될 수있다.

Claims (6)

  1. 반도체 기판 상에 활성 영역을 정의하는 소자 분리막들을 형성하는 단계;
    상기 활성 영역 상에 터널링 절연막을 개재하는 복수 개의 플로팅 게이트막들을 형성하는 단계;
    상기 소자 분리막의 길이 방향에 수직한 열 방향으로 가로지르며 상기 플로팅 게이트막 및 상기 소자 분리막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 플로팅 게이트막 및 상기 소자 분리막의 노출되는 일부를 제거하여, 상기 반도체 기판의 일부를 노출하여 분리된 플로팅 게이트막 및 분리된 소자 분리막을 형성하여 상기 플로팅 게이트막들을 가로지르는 공통 소오스 영역을 상기 반도체 기판에 열 방향으로 형성하는 단계;
    상기 분리된 플로팅 게이트막들 상에 게이트간 절연막 및 컨트롤 게이트막을 형성하는 단계;
    상기 컨트롤 게이트막, 상기 게이트간 절연막 및 상기 분리된 플로팅 게이트막을 패터닝하여 컨트롤 게이트, 게이트간 절연막, 및 플로팅 게이트를 완성하되, 각 컨트롤 게이트는 공통 소오스 영역의 하나에 평행하며 열 방향으로 인접한 플로팅 게이트 쌍들에 중첩하고, 각 플로팅 게이트 쌍의 중심에 상기 공통 소오스 영역이 배치되도록 하는 단계; 및
    상기 분리된 플로팅 게이트에 인접하는 드레인 영역들에 연결되는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  2. 제10항에 있어서, 상기 플로팅 게이트막은
    행 방향으로 신장된 형태로 상기 소자 분리막의 길이 방향과 평행하게 형성되어 상기 소자 분리막 및 상기 소자 분리막에 의해 정의된 활성 영역의 일부를 노출시키는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  3. 제10항에 있어서, 상기 공통 소오스 라인을 형성하는 단계는
    상기 분리된 플로팅 게이트막에 의해 노출된 반도체 기판에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  4. 제12항에 있어서, 상기 노출된 반도체 기판에 불순물을 주입하는 단계는
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 노출된 반도체 기판 및 상기 분리된 플로팅 게이트막에 동시에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  5. 제10항에 있어서, 상기 게이트간 절연막은
    상기 분리된 플로팅 게이트의 측벽을 덮는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  6. 제14항에 있어서, 상기 게이트간 절연막은
    상기 공통 소오스 영역으로부터 상기 컨트롤 게이트를 절연시키는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
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