KR100232235B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다.
이 비휘발성 메모리 장치는 프로그래밍시 전하 반송자를 저장하는 플로우팅 수단과, 프로그래밍시 외부로부터 제공되는 전하반송자를 상기 플로우팅 수단에 주입하여 적어도 두 레벨의 멀티프로그래밍을 수행하는 프로그램 수단과, 소거시 상기 플로우팅 수단에 저장된 전하반송자를 외부로 방츨하는 소거 수단과, 프로그래밍시 상기 프로그램 수단에서 상기 플로우팅 수단으로 제공되는 전하 반송자의 양을 제어하는 콘트롤 수단과, 그리고 프로그래밍시 상기 프로그램 게이트로부터 제공되는 전하 반송자의 양을 조회하는 조회 수단을 포함하여 구성된다.

Description

비휘발성 메모리 장치
본 발명은 비휘발성 메모리 장치에 관한 것이다.
최근 플래쉬 이이피롬(Flash EEPROM) 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 이 비휘발성 메모리에 관한 연구 개발이 요구되고 있다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per-bit)이 너무 비싸다는 것이다.
또한, 포터블(potable) 제품으로의 응용을 위해서는 저전력이 소모되는 칩(chip)이 요구된다.
비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(multibit-per-cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 비트 집적도는 메모리셀의 개수와 일대일 대응관계에 있다.
반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
멀티 비트 셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 3개 이상의 문턱전압 레벨(threshold voltage level)을 프로그램 해야 한다.
예를들면 셀당 2비트(two bits)의 데이터(data)를 저장하기 위해서는 22= 4, 즉 4단계의 문턱 레벨로 각 셀을 프로그램(program)할 수 있어야 한다.
이때, 4단계의 문턱 레벨(threshold level)은 논리적으로, 00, 01, 10, 11의 각 로직상태로 대응시킨다.
이와 같은 멀티 레벨(multi-level) 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨로 비휘발성 메모리셀을 프로그램 하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는지를 조회(verify)하기 위해 각 전압펄스들 사이에서 읽기(reading)과정이 수행되어진다.
각 조회중에, 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다.
또한 상기의 프로그램과 조회를 반복하는 앨고리즘을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다.
또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
이와 같은 단점을 제거하기 이해서 SunDisk 사의 R.Cernea는 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제1(a)도는 위 특허에 기술된 비휘발성 메모리의 심볼이며 동시에 회로도를 나타낸 것이다.
제1(a)도에 나타낸 바와 같이, 그 비휘발성 메모리셀은 콘트롤 게이트(1), 프로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)과 소오스(3) 사이에 전류가 흐른다.
이 전류를 주어진 기준전류(Reference Current)와 비교하여 기준전류 보다 같거나 작은 값에 도달하면 프로그램 완료신호(programming completion signal)를 발생시킨다.
이러한 과정은 그림 제1(b)도에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verify) 함으로써 프로그램과 조회를 반복하는 반복기법의 단점을 보완할 수 있다.
그러나 상기 R.Cernea의 기법에서는 프로그램 동작을 위한 프로그램 게이트를 따로 사용하지 않을 뿐만 아니라 프로그래밍 전류경로와 센싱(또는 조회) 전류경로가 완전히 분리되는 구조를 이용하지 않는다.
더욱이, 메모리셀의 콘트롤 게이트에 인가되는 전압으로 문턱레벨을 조절하지 않는다.
따라서 프로그래밍 동작과 센싱동작을 각각 따로 최적화 시키기 어렵다.
또한 프로그래밍 전류와 모니터링 전류가 분리되어 있지 않기 때문에 셀의 문턱전압을 직접적으로 콘트롤하여 조절(adjust)하기 어렵다.
또한, 미국특허(등록번호 5,043,940)에서는 메모리 셀의 각 단자에 인가하는 전압은 고정시키고 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기법에서는 그림 제1(b)도에서 보여주듯이 검침의 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계를 찾기 어렵고, 또한 선형(linear)적인 관계에 있지 않다.
따라서, 위의 종래 기술과 같은 전류제어방식(current controlled method)에서는 직접적이고 효과적으로 멀티레벨을 콘트롤 하기 어려운 단점이 있었다.
그러한 문제점을 제거하기 위해 본 발명인은 셀의 콘트롤 게이트에 인가되는 전압으로 셀의 문턱전압을 정확히 제어할 수 있는 전압제어 방식의 프로그램 방법을 제안한 바 있다.
이 방법에 따르면, 셀의 문턱전압의 시프트는 콘트롤 게이트 전압의 시프트(Shift)와 정확히 일치한다.
따라서 문턱전압을 가장 이상적으로 조절할수 있게 되었다.
한편 EEPROM 또는 Flash EEPROM이 셀 구조는 채널영역상의 플로팅 게이트 위치에 따라 크게 두 종류로 나뉘어진다.
첫 번째 것은 셀의 채널영역상에 플로팅 게이트가 완전히 덮고 있는 단순 적층 게이트(simple stacked gate) 구조이고, 두 번째 것은 플로팅 게이트가 소오스와 드레인 사이의 채널영역상의 일부만 덮고 있는 채널분리형(split-channel) 구조이다.
위 채널영역에서 플로팅 게이트가 없는 영역은 선택 트랜지스터(select transistor)라 불리우며, 이 선택 트랜지스터와 플로팅 게이트 트랜지스터가 동일 채널영역에 직렬로 연결되어 하나의 메모리셀을 구성한다.
이와 같은, 채널분리형 셀은 또한 상기 선택 트랜지스터의 형성방식에 따라 두 종류로 구분지을 수 있다.
플로팅게이트 트랜지스터의 콘트롤 게이트 전극과 선택 트랜지스터의 게이트 전극이 동일한 구조의 셀(merged-split-gate셀로 불리운다)과, 플로팅게이트 트랜지스터의 콘트롤 게이트 전극과 선택 트랜지스터의 게이트 전극이 분리된 게이트 분리형 셀(split-gate-cell로 불리운다)이 그것들이다.
상기 선택 트랜지스터는 과잉소거 문제를 방지하고 무접촉 가상접지 어레이(contactless virtual ground array)의 구성이 용이하도록 하기 위해 도입되었다.
특히 게이트 분리형 셀은 상기 목적이외에 소오스측(source side)으로부터 핫 일렉트론(hot electron)의 주입이 용이하도록 하기 위해 도입되었다.
제2(a)도는 단순적층 게이트 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이며, 제2(b)도는 채널 분리형 구조(merged-split-gate)를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이다.
제2(a)도와 제2(b)도는 종래 비휘발성 메모리셀의 구조와 함께 프로그래밍과 소거(erasure)과정도 함께 보여준다.
제2(a)도에서, 참조번호 6은 콘트롤 게이트, 7은 플로팅 게이트, 8은 소오스, 9는 드레인, 10은 채널영역을 지시한다.
제2(b)도에서, 참조번호 13은 콘트롤 게이트, 14는 플로팅 게이트, 15는 소오스, 16은 드레인, 17은 채널영역, 18은 소거용 게이트를 지시한다.
제2(b)도에 따르면 프로그램 동작시에는 소거 게이트(18)는 불필요한 게이트이므로 제2(a)도와 제2(b)도의 종래 셀들은 프로그래밍 동작시에는 실질적으로 2중 폴리게이트 구조와 동일하게 된다.
결국 지금까지의 선행 기술들에서는 모두 프로그램 동작시 콘트롤 게이트, 소오스 또는(AND/OR) 드레인의 전극들만으로 프로그래밍을 수행하였기 때문에 메모리셀 내부에서 프로그램 전류경로와 조회(또는 센싱) 전류경로를 분리하기 어려웠다.
따라서, 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어려운 단점이 있었다.
상기의 채널 분리형 비휘발성 메모리 셀은 핫 일렉트론 인젝션 메카니즘(hot electron injection nechanlsm)을 프로그램 방식으로 사용하고 있다.
특히 상기의 합병선 게이트 분리형(merged-split-gate)셀은 드레인측으로 부터의 핫 일렉트론의 주입을 이용하고 있고, split-gate셀은 source side hot electron injection을 이용한다.
또한 소거(erase)는 여타 EEPROM과 마찬가지로 FN 터널링(FN-Tunnelling)을 이용한다.
그런데 상기 채널 분리형 셀들은 핫 일렉트론 인젝션 메카니즘을 이용하므로 프로그램 동작 전류에 의한 전력소모가 Tunneling의 경우보다 크다.
또한 상기 merged-split-gate cell은 핫 캐리어 주입효율을 높이기 위해 드레인 영역에 이중의 이종 이온주입을 수행해야 하고, split-gate셀은 핫 캐리어 주입효율을 크게 함과 동시에 산화막 열화에 의한 읽기 전류(read current)의 열화를 막을 수 있도록 선택 트랜지스터와 플로팅 게이트 트랜지스터 사이의 산화막 두께를 최적화 해야 하는 어려움이 있다.
또한 종래의 상기 채널 분리형 셀들은 전자의 주입(프로그램=데이터 쓰기)은 채널에 인접한 게이트 산화막을 통하여 상기의 핫 캐리어 주입을 수행하고, 전자의 소거(데이터 삭제)는 제3게이트의 게이트를 통해 수행하거나 또는 채널에 인접한 게이트 산화막을 통하여 수행하거나 또는 콘트롤 게이트를 통하여 수행하였다.
그리고 본 발명인이 기 출원한 비휘발성 메모리 장치는 소거시 게이트 산화막을 통하여 기판으로 소거하거나 프로그램 게이트를 소거용으로 동시에 이용해야하기 때문에 게이트 산화막을 10nm, 이하로 얇게 형성시켜야 함으로써 고순도의 게이트 산화막 형성을 위한 공정 개발이 뒤따라야 할 뿐만 아니라 게이트 커플링의 감소를 수반하므로 이의 개선을 위해 플로우팅 게이트와 콘트롤 게이트 사이에 ONO구조가 필수적이다. 그리고 프로그램 게이트를 소거 게이트로 동시에 이용해야 하므로 폴리 산화막의 쓰기 횟수가 감소하는 등의 단점을 가지고 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로, 세 개의 게이트를 갖는 적층-게이트(stacked-gate) 구조의 비휘발성 메모리 셀을 제공하여 프로그램과 소거를 기판상부에 형성된 게이트를 통하여 수행할 수 있도록 하므로 셀의 크기를 줄이는데 그 목적이 있다.
본 발명의 또 다른 목적은 게이트 산화막을 통한 터널링 동작을 이용하지 않으므로 게이트 산화막의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 프로그램 전류 경로와 프로그램시에 조회를 위한 전류 경로가 분리됨으로써 프로그램과 무관하게 조회기능을 최적화하기 쉽게 하는데 있다.
본 발명의 또 다른 목적은 각각 독립적으로 프로그램 게이트와 소거 게이트를 이용하여 프로그램 및 소거하며, 프로그램 게이트는 비트라인과 평행한 방향의 프로그램 라인을 이용하고 소거 게이트는 워드 라인과 평행한 소거 라인을 이용하므로 콘택이 필요없는 메모리 장치를 제공 할 뿐만아니라 임의의 하나의 셀을 선택하여 프로그램 가능하고 최소 한 개 또는 두 개의 워드 라인을 소거 블록으로 함으로써 플레쉬 메모리에 응용시에 블록화를 쉽게 달성할 수 있다.
제1(a)도는 가장 일반적인 비휘발성 메모리 셀의 회로도.
제1(b)도는 제1(a)도에 따른 비휘발성 메모리의 오토 조회 프로그래밍 원리를설명하기 위한 그래프.
제2(a)도는 종래의 단순적층 게이트 구조를 갖는 비휘발성 메모리 셀의 회로도.
제2(b)도는 종래의 채널분리형 구조를 갖는 비휘발성 메모리 셀의 회로도.
제3(a)도는 본 발명에 따른 비휘발성 메모리 셀의 회로도.
제3(b)도는 제3(a)도의 비휘발성 메모리 셀을 기능적으로 나타낸 회로도.
제4도는 본 발명의 비휘발성 메모리 장치의 레이 아웃도.
제5도는 본 발명 제1실시예의 제4도 I-I′선상의 단면도.
제6도는 본 발명 제1실시예의 제4도 II-II′선상의 단면도.
제7도는 본 발명 제1실시예의 제4도 III-III′선상의 단면도.
제8도는 본 발명 제1실시예의 제4도 IV-IV′선상의 단면도.
제9도는 본 발명 제2실시예의 제4도 II-II′선상의 단면도.
제10도는 본 발명 제3실시예의 제4도 II-II′선상의 단면도.
제11도는 본 발명 제4실시예의 제4도 II-II′선상의 단면도.
제12도는 본 발명 제5실시예의 제4도 II-II′선상의 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 플로우팅 게이트 22 : 프로그램 게이트
23 : 소거 게이트 24 : 콘트롤 게이트
25 : 채널 영역 26 : 소오스
27 : 드레인 TR : 트랜지스터
31 : 비트 라인 영역 32 : 소거 라인
33 : 워드 라인 34 : 프로그램 라인
40 : 반도체 기판 41 : 게이트 절연막
42, 43, 44, 46 : 절연막 45 : 필드 산화막
47 : 돌출부
이와같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 프로그래밍시 전하 반송자를 저장하는 플로우팅 수단과, 프로그래밍시 외부로부터 제공되는 전하반송자를 상기 플로우팅 수단에 주입하여 프로그래밍을 수행하는 프로그램 수단과, 소거시 상기 플로우팅 수단에 저장된 전하반송자를 외부로 방출하는 소거 수단과, 프로그래밍시 상기 프로그램 수단에서 상기 플로우팅 수단으로 제공되는 전하 반송자의 양을 제어하는 콘트롤 수단, 그리고 프로그래밍시 상기 프로그램 게이트로부터 제공되는 전하 반송자의 양을 조회하는 조회 수단을 포함하여 이루어짐에 그 특징이 있다.
이와같은 본 발명의 비휘발성 메모리 장치를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
제3(a)도는 본 발명에 따른 비휘발성 메모리셀의 회로도를 나타낸 것이다.
본 발명의 비휘발성 메모리 셀은 프로그래밍시 전하 반송자를 저장하는 플로우팅 게이트(floating gate)(21)와, 프로그래밍시 외부로부터 제공되는 전하반송자들을 상기 플로우팅 게이트(21)에 주입하여 프로그래밍을 수행하는 프로그램 게이트(program gate)(22)와, 소거시 상기 플로우팅 게이트(21)에 저장된 전하반송자를 외부로 방출하는 소거 게이트(erasure gate)(23)와, 프로그래밍시 상기 프로그램 게이트(22)로부터 상기 플로우팅 게이트(21)로 제공되는 전하 반송자들의 양을 제어하는 콘트롤 게이트(control gate)(24)와, 그리고 상기 플로팅 게이트(21), 채널영역(25), 소오스(26) 및 드레인(27)으로 구성되어 프로그래밍시 상기 프로그램 게이트(22)로부터 제공되는 전하 반송자의 양을 조회하는 트랜지스터(TR)로 구성된다.
제3(b)도는 제3(a)도에 나타낸 본 발명의 비휘발성 메모리 셀을 기능적으로 나타낸 회로도이다.
본 발명의 비휘발성 메모리 셀의 기능적 구성은 프로그래밍하기 위한 프로그램 게이트(22)의 전압을 VP, 소거하기 위한 소거 게이트(23)의 전압을 VE, 프로그램시 상기 프로그램 게이트(22)를 통해 전하반송자(전자)들을 저장하고 소거시 저장된 전하 반송자 들을 상기 소거 게이트로 제공하는 플로팅 게이트(21)의 전압을 VF, 프로그래밍을 위해 상기 프로그램 게이트(22)로부터 프로우팅 게이트(21)에 제공되는 전하 반송자들의 양을 제어하는 콘트롤 게이트(24)의 전압을 VC, 상기 플로우팅 게이트(21)에 저장된 전하 반송자의 양을 조회하는 트랜지스터(TR)의 오소스 전압을 VS, 드레인 전압을 VD라고 가정한다. 그러면, 상기 콘트롤 게이트(24)와 플로우팅 게이트(21) 사이에 제1커페시터(CC)가 형성되고, 상기 프로그램 게이트24와 플로우팅 게이트(21) 사이에는 프로그래밍을 위한 터널링이 가능한 제2커패시터(CP)가 형성되고, 상기 소거 게이트(23)와 플로우팅 게이트(21) 사이에도 소거를 위한 터널링이 가능한 제3커패시터(CE)가 형성되고, 상기 소오스 영역(26)과 플로우팅 게이트(21)사이에는 제4커패시터(CS)가 형성되고, 상기 드레인 영역(27)과 플로우팅 게이트(21) 사이에 제5커패시터(CD)가 형성된다.
이와같은 비휘발성 메모리 셀을 갖는 본 발명의 비휘발성 메모리 장치의 구성은 다음과 같다.
제4도는 본 발명의 비휘발성 메모리 장치의 레이 아웃도이다.
본 발명의 비휘발성 메모리 장치는 반도체 기판(도면에는 도시되지 않음)에 일정 간격을 갖고 일방향으로 복수개의 비트 라인 영역(31)이 형성된다.
각 비트 라인 영역(31)은 불순물 영역이며, 메모리 셀에서는 소오스(26) 및 드레인(27) 영역이다.
그리고, 상기 반도체 기판위에 상기 복수개의 비트 라인 영역(31)과 수직한 방향으로 일정 간격을 갖고 복수개의 소거 라인(32)이 형성된다. 소거 라인(32)은 메모리 셀에서 소거 게이트(23)에 해당된다.
상기 각 비트 라인 영역(31) 상이 중 상기 각 소거라인(32) 사이에 섬 모양의 플로우팅 게이트(21)가 매트릭스 형태로 복수개 형성된다.
또한, 상기 반도체 기판위의 상기 각 소거 라인(32) 사이에 상기 소거 라인(32)과 평행한 방향으로 일정 간격을 갖고 복수개의 워드 라인(33)이 형성된다.
이 때 각 워드 라인(33)은 해당 워드 라인(33) 방향에 형성된 복수개의 플로우팅 게이트(21)를 커버하도록 형성되며, 메모리 셀에서는 콘트롤 게이트(24)에 해당된다.
그리고, 상기 각 비트 라인 영역(31) 사이의 반도체 기판위에는 상기 비트 라인 영역(31)과 평행한 방향으로 복수개의 프로그램 라인(34)이 형성된다.
이 때, 각 프로그램 라인(34)도 해당 프로그램 라인(34) 방향의 복수개의 플로우팅 게이트(21)를 커버하도록 형성되며, 메모리 셀에서는 프로그램 게이트(22)에 해당된다.
물론 상기 각 비트 라인 영역(31), 각 플로우팅 게이트(21), 각 워드 라인(33), 각 소거 라인(32) 그리고 각 프로그램 라인(34)은 서로 절연되어 있다.
이와같이 구성되는 본 발명의 비휘발성 메모리 장치의 단면 구조를 설명하면 다음과 같다.
제5도 내지 제8도는 본 발명의 비휘발성 메모리 장치의 구조 단면도로서, 제5도는 본 발명 제1실시예의 제4도 I-I′선상의 단면도이고, 제6도는 제4도 II-II′선상의 단면도이며, 제7도는 제4도에서 III-III′선상의 단면도이고, 제8도는 제4도에서 IV-IV′선상의 단면도이다.
먼저, 상술한 바와같이 별도의 코택을 갖지 않고, 프로그램 라인(34)은 프로그램 게이트(22), 소거 라인(32)는 소거 게이트(23), 워드 라인(33)은 콘트롤 게이트(24), 비트 라인 영역(31)은 소오스(26) 및 드레인(27)에 해당되어 각 라인 자체가 게이트 역할을 하므로 다음에서는 라인으로 설명한다.
첫째, 워드 라인(33) 방향의 단면은 제5도와 같이 반도체 기판(40)상에 게이트 절연막(41)을 매개하여 플로우팅 게이트(21)가 형성되고, 상기 플로우팅 게이트(21) 양측의 반도체 기판(40)에는 고농도 n형 불순물 이온주입에 의해 고농도 n형 불순물 영역인 비트 라인 영역(31)이 형성된다. 여기서 게이트 절연막(41)은 터널링 절연막보다 더 두껍게 형성될 수 있다.
그리고 상기 플로우팅 게이트(21) 및 비트라인 영역(31)에 걸쳐 워드 라인(33)이 형성되고 상기 워드 라인(33)위에 워드 라인(33)과 수직한 방향으로 프로그램 라인(34)이 형성된다.
여기서, 플로우팅 게이트(21)와 워드 라인(33)사이에는 유전체 절연막(41, 42)이 형성되고, 상기 유전체 절연막(42)은 ONO 등의 고유전율을 갖는 유전체로 형성하지 않고 산화막으로 형성되어도 된다.
반면 워드 라인(33)과 반도체 기판(40) 사이 및 워드 라인(33)과 프로그램 라인(34)사이에는 두꺼운 절연막(43, 44)이 형성된다.
둘째, 프로그램 라인(34) 방향은 제6도와 같이 셀과 셀 사이를 격리하기 위해 반도체 기판(40)의 소자 격리영역에는 필드산화막(45)이 형성되고, 활성영역에 형성된 플로우팅 게이트(21)의 일부가 상기 필드 산화막(45)위에 걸쳐 있을 수 있다.
그리고 상기 플로우팅 게이트(21) 상에는 워드 라인(33)이 형성되고, 상기 플로우팅 게이트(21)와 플로우팅 게이트(21) 사이의 필드 산화막(45)위에는 소거 라인(32)이 형성된다.
이 때, 소거 라인(32)은 각 플로우팅 게이트(21) 사이에 형성되는 것이 아니고, 각 플로우팅 게이트(21) 사이 중 하나 건너의 필드 산화막(45)위에 형성된다.
이와같이 형성된 기판위에 워드 라인(33) 및 소거 라인(32)에 수직한 방향으로 프로그램 라인(34)이 형성된다.
이 때, 프로그램 라인(34)은 각 플로우팅 게이트(21) 사이의 필드산화막(45)중 소거 라인(32)이 형성되지 않은 필드 산화막(45)위에 형성된다.
그리고, 상기 플로우팅 게이트(21)와 반도체 기판(40)사이에는 게이트 절연막(41)이 형성되고, 플로우팅 게이트(21)와 그에 인접한 소거 라인(32), 프로그램 라인(34) 및 워드 라인(33) 사이에는 얇은 절연막(산화막)이 형성되며, 프로그램 라인(34)은 워드 라인(33) 및 소거 라인(32)으로부터 두꺼운 절연막(44)에 의해 절연되어 있다.
특히, 플로우팅 게이트(21)와 그에 인접한 소거 라인(32) 및 프로그램 라인(34) 사이에는 터널링 절연막(46)이 형성된다. 즉, 플로우팅 게이트(21)의 측면에서 소거 라인(32)으로 반송자가 터널링되고, 프로그램 라인(34)에서 플로우팅 게이트(21)의 측면으로 터널링된다.
셋째, 소거 라인(32) 방향의 단면은 제7도와 같이 반도체 기판(40)에 일정한 간격을 갖고 일 방향으로 불순물 이온주입에 의해 불순물 영역인 복수개의 비트 라인 영역(31)이 형성되고 반도체 기판(40) 전면에 필드 절연막(45)이 형성된다.
그리고 상기 필드 절연막(45)위에 소거 라인(32)이 상기 비트 라인 영역(31)에 수직한 방향으로 형성되고, 상기 소거 라인(32)위에는 절연막(44)이 형성되며, 상기 비트 라인 영역(31) 사이의 절연막(44)위에는 소거 라인(32)에 수직하고 비트 라인 영역(31)에 평행하도록 프로그램 라인(34)이 형성된다.
넷째, 비트 라인 영역(34) 방향의 단면은 제8도와 같이, 반도체 기판(40)에 불순물 이온주입에 의해 비트 라인 영역(31)이 형성되고, 상기 반도체 기판(40)위에 필드 산화막(45)이 형성되며, 상기 필드 산화막(45)위에는 상기 비트 라인 영역(31)에 수직한 방향으로 복수개의 워드 라인(33)과 소거 라인(32)이 교대로 형성된다.
이와같이 형성되는 본 발명 비휘발성 메모리 장치에서 터널링 특성을 향상시키기 위한 다른 실시예의 구조를 설명하면 다음과 같다.
제9도는 본 발명 제2실시예의 비휘발성 메모리 장치의 단면도로써 제4도 II-II′선상의 단면도이다.
본 발명 제2실시예의 비휘발성 메모리 장치는 제4도와 같은 레이 아웃을 갖고 있고, 제5, 제7 및 제8도와 같은 단면 구조를 갖고 있으나, 제6도와는 다른 구조를 갖을 수 있다.
즉, 비트 라인 영역(31)은 제5도와 같이 고농도 n형 불순물 영역으로 형성된다. 그리고, 프로그램 라인 방향은 제9도와 같이 셀과 셀 사이를 격리하기 위해 반도체 기판(40)의 소자 격리영역에는 필드산화막(45)이 형성되고, 활성영역에 플로우팅 게이트(21)가 형성된다.
그리고 상기 플로우팅 게이트 상에는 워드 라인(33)이 형성되고, 상기 각 플로우팅 게이트(21) 사이의 필드 산화막(45)중 하나 건너의 필드 산화막(45)위에 소거 라인(32)이 형성된다.
이와같이 형성된 기판위에 워드 라인(33) 및 소거 라인(32)에 수직한 방향으로 각 플로우팅 게이트(21) 사이의 필드 산화막(45) 중 소거 라인(32)이 형성되지 않은 필드 산화막(45)에 걸쳐 프로그램 라인(34)이 형성된다.
그리고, 상기 플로우팅 게이트(21)와 반도체 기판(40)사이에는 게이트 절연막(41)이 형성되고, 플로우팅 게이트(21)와 그에 인접한 소거 라인(32), 프로그램 라인(34) 및 워드 라인(33) 사이에는 얇은 절연막(42, 46)이 형성되며 특히 플로우팅 게이트(21)와 소거라인(32) 및 프로그램 라인(34)사이에는 터널링 절연막(46)이 형성되고, 프로그램 라인(34)은 워드 라인(33) 및 소거 라인(32)으로부터 두꺼운 절연막(44)에 의해 절연되어 있다.
여기서, 제6도의 일시시예와 다른점은 소거 라인(32)과 그에 인접한 플로우팅 게이트(21)의 모서리 부분이 서로 오버랩(over lap)되어 있다.
즉, 소거 라인(32)이 인접한 플로우팅 게이트(21)의 모서리 부분에 걸쳐 형성된다.
이와같이 인접한 소거 라인(32)과 플로우팅 게이트(21)의 모서리 부분이 오버랩되게 형성한 이유는 플로우팅 게이트(21)에서 인접한 소거 라인(32)으로 반송자가 이동되는 터널링 특성을 향상시키기 위한 것이다.
한편, 제10도는 본 발명 제3실시예의 비휘발성 메모리 장치의 단면도로써, 제4도의 II-II′선상의 단면도이다.
즉, 본 발명 제2실시예(제9도)와 같이 소거 라인(32)과 플로우팅 게이트(21)가 오버랩된 상태에서 프로그램 라인(34)과 그에 인접한 플로우팅 게이트(21)를 오버랩시킨 것이다.
즉, 필드 산화막(45)위에서 프로그램 라인(34)이 반도체 기판(40)에 평행한 방향으로 돌출부(47)를 갖도록 형성되고, 상기 돌출부(47)에 오버랩되도록 플로우팅 게이트(21)가 형성된 것이다.
따라서, 프로그램 라인(34)에서 플로우팅 게이트(21)로의 터널링 특성이 좋고, 플로우팅 게이트(21)에서 소거 라인(32)으로의 터널링 특성이 향상된다. 여기서도 마찬가지로 비트 라인 영역(31)은 고농도 n형 불순물 영역으로 형성된다.
또한, 제11도는 본 발명 제4실시예의 비휘발성 메모리 장치의 단면도로써, 제11도는 제4도 II-II′선상의 단면도이다.
본 발명 제4실시예는 비트 라인 영역(31)이 고농도 p형 불순물 영역을 형성되고, 플로우팅 게이트(21)와 소거 라인(32)은 오버랩되지 않고 프로그램 라인(32)과 플로우팅 게이트(21)만 오버랩되도록 형성된 것이다.
이 때 플로우팅 게이트(21)와 프로그램 라인(34)이 오버랩되는 구조는 제10도와 다르게 프로그램 라인(34)이 돌출부를 갖지 않고 인접한 플로우팅 게이트(21)의 모서리 부분과 필드 산화막(45)위에 걸쳐 형성되어 오버랩된다.
한편, 제12도는 본 발명 제5실시예의 비휘발성 메모리 장치이 단면도로써, 제12도는 제4도 II-II′선상의 단면도이다.
본 발명 제5실시예는 비트 라인 영역(31)이 고농도 p형 불순물 영역으로 형성되고, 플로우팅 게이트와 그에 인접한 프로그램 라인(34) 및 소거 라인(33)이 각각 오버랩되어 형성된다.
즉, 소거 라인(32)은 필드 산화막(45)위에서 반도체 기판(40)에 평행한 방향으로 돌출부(47)를 갖고 형성되어, 상기 돌출부(47)위에 플로우팅 게이트(21)의 모서리 부분이 오버랩된다.
그리고 프로그램 라인(34)은 인접한 플로우팅 게이트(21)의 모서리 부분에서 오버랩된다.
이와같이 구성된 본 발명 비휘발성 메모리셀의 동작은 다음과 같다.
본 발명의 비휘발성메모리 장치는 프로그램 라인을 통해 플로우팅 게이트에 전자를 주입하여 프로그램을 수행하고, 소거라인을 통해 플로우팅 게이트에 저장되어 있는 전자를 추출한다. 그리고 이와같이 프로그램을 수행하면서 플로우팅 게이트를 게이트로 하고 상기 플로우팅 게이트 양측의 비트 라인 영역을 소오스 및 드레인 영역으로 하는 트랜지스터에 의해 프로그램 되고 있는 상태를 모니터링한다.
즉, 워드라인과 프로그램 라인을 통해 원하는 메모리 셀을 선택하고 프로그램 라인을 통해 선택된 메모리 셀의 플로우팅 게이트에 프로그램을 수행한다. 이와동시에 상기 트랜지스터를 통해 프로그램되는 상태를 모니터링한다.
따라서, 메모리 셀에 다중 레벨의 문턱전압으로 프로그램 할 경우, 모니터링 하면서 프로그램할 수 있으므로 원하는 문턱전압으로 정확하게 프로그램한다.
이상에서 설명한 바와같은 본 발명의 비휘발성 메모리 장치에 있어서는 다음과 같은 효과가 있다.
첫째, 프로그램과 소거를 기판 상부에서 수행하고 기판의 비트 라인 영역은 모니터 및 리드를 수행하며, 게이트 절연막이 터널링 절연막으로 사용되지 않을 뿐만 아니라 핫 캐리어 이용이 없으므로 게이트 절연막의 신뢰성에 문제가 없고, 뿐만 아니라 정션 및 채널 기술이 단순화되고, 셀 사이즈 축소에 유리하다.
둘째, 게이트가 라인에 콘택되지 않고 라인 자체를 게이트로 이용하므로 셀 사이가 감소된다.
셋째, 게이트 절연막을 두껍게 형성할 수 있으므로 콘트롤 게이트 커플링(Control gate coupling)이 증가되어 저전압 동작에 유리하다.
넷째, 콘트롤 게이트와 플로우팅 게이트 사이의 유전체를 ONO를 사용하지 않고 산화막을 사용할 수 있으므로 공정을 단순화 시킬 수 있다.
다섯째, 프로그램(Program)과 소거 터널 물질(Erase tunnel meterial)로서 폴리산화막(Polyoxide)를 사용하면 폴리산화막의 특징인 거칠음 또는 기하학적 모서리 효과(Geometrical edge effect)에 의한 전계 강화(electric field enhancement)가 가능하여 유효한 프로그램/소거 특성을 얻을 수 있다.
여섯째, 단순 적층 구조의 셀로 콘택이 없는 어레이(Contactless Array)를 구성할 수 있으므로 셀 사이즈를 크게 줄일 수 있다.

Claims (16)

  1. 프로그래밍시 전하 반송자를 저장하는 플로우팅 수단; 프로그래밍시 외부로부터 제공되는 전하반송자를 상기 플로우팅 수단에 주입하여 프로그래밍을 수행하는 프로그램 수단; 소거시 상기 플로우팅 수단에 저장된 전하반송자를 외부로 방츨하는 소거 수단; 프로그래밍시 상기 프로그램 수단에서 상기 플로우팅 수단으로 제공되는 전하 반송자의 양을 제어하는 콘트롤 수단; 그리고 프로그래밍시 상기 프로그램 게이트로부터 제공되는 전하 반송자의 양을 조회하는 조회 수단을 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 조회 수단은 상기 플로우팅 게이트 전극으로 하고, 채널 영역과 소오스 및 드레인을 구비하여 이루어진 트랜지스터임을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1도전형 반도체 기판; 상기 반도체 기판위에 형성되는 플로우팅 게이트; 상기 플로우팅 게이트의 일측 상기 반도체 기판위에 형성되는 프로그램 게이트; 상기 플로우팅 게이트의 타측 상기 반도체 기판위에 형성되는 소거 게이트; 상기 플로우팅 게이트의 상측에 형성되는 콘트롤 게이트; 그리고 상기 플로우팅 게이트 양측의 반도체 기판에 형성되는 제2도전형 소오스 및 드레인 영역을 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 플로우팅 게이트와 상기 프로그램 게이트 사이 및 플로우팅 게이트와 상기 소거 게이트 사이에는 터널링 절연막이 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 프로그램 게이트 및 소거 게이트는 반도체 기판으로부터 격리되어 있음을 특징으로 하는 비휘발성 메모리 장치.
  6. 제3항에 있어서, 프로그램 게이트는 인접한 플로우팅 게이트쪽으로 돌출부를 갖고, 상기 돌출부가 인접한 플로우팅 게이트의 하측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  7. 제3항에 있어서, 소거 게이트는 인접한 플로우팅 게이트쪽으로 돌출부를 갖고, 상기 돌출부가 인접한 플로우팅 게이트의 상측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  8. 제3항에 있어서, 프로그램 게이트는 인접한 플로우팅 게이트쪽으로 돌출부를 갖고, 상기 돌출부가 인접한 플로우팅 게이트의 상측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  9. 제3항에 있어서, 소거 게이트는 인접한 플로우팅 게이트쪽으로 돌출부를 갖고, 상기 돌출부가 인접한 플로우팅 게이트의 하측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1도전형 반도체 기판; 상기 반도체 기판에 일정 간격을 갖고 일방향으로 형성되는 복수개의 비트 라인 영역; 상기 반도체 기판위의 각 비트 라인 영역 사이에 매트릭스 형태로 배열되는 복수개의 플로우팅 게이트; 상기 반도체 기판위에 상기 복수개의 비트 라인 영역(31)과 수직한 방향으로 상기 각 플로우팅 게이트 사이에 형성되는 복수개의 소거 라인; 상기 플로우팅 게이트위의 상기 각 소거 라인 사이에 형성되는 복수개의 워드 라인; 그리고 상기 각 비트 라인 영역(31) 사이 상측의 워드 라인위에 상기 워드라인과 수직하도록 형성되는 복수개의 프로그램 라인을 포함하여 구성됨 특징으로 하는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 플로우팅 게이트와 상기 프로그램 라인 사이 및 상기 플로우팅 게이트와 상기 소거 라인 사이에는 터널링 절연막이 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  12. 제10항에 있어서, 상기 프로그램 라인 및 소거 라인은 상기 반도체 기판으로부터 격리되어 있음을 특징으로 하는 비휘발성 메모리 장치.
  13. 제10항에 있어서, 상기 비트 라인 영역이 고농도 n형 불순물 확산 영역으로 형성되고, 상기 프로그램 라인은 인접한 플로우팅 게이트쪽으로 돌출부를 갖으며 상기 돌출부가 인접한 플로우팅 게이트의 하측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  14. 제10항에 있어서, 상기 비트 라인 영역은 고농도 n형 불순물 확산 영역으로 형성되고, 상기 소거 라인은 인접한 플로우팅 게이트쪽으로 돌출부를 갖으며 상기 돌출부가 인접한 플로우팅 게이트의 상측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  15. 제10항에 있어서, 상기 비트 라인 영역이 고농도 p형 불순물 확산 영역으로 형성되고, 상기 프로그램 라인은 인접한 플로우팅 게이트쪽으로 돌출부를 갖으며 상기 돌출부가 인접한 플로우팅 게이트의 상측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  16. 제10항에 있어서, 상기 비트 라인 영역은 고농도 p형 불순물 확산 영역으로 형성되고, 상기 소거 라인은 인접한 플로우팅 게이트쪽으로 돌출부를 갖으며 상기 돌출부가 인접한 플로우팅 게이트의 하측에 위치되도록 형성됨을 특징으로 하는 비휘발성 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244292B1 (ko) * 1997-07-09 2000-02-01 김영환 비휘발성 메모리 소자의 제조방법
FR2767219B1 (fr) * 1997-08-08 1999-09-17 Commissariat Energie Atomique Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi
KR100247228B1 (ko) * 1997-10-04 2000-03-15 윤종용 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리
US6034395A (en) * 1998-06-05 2000-03-07 Advanced Micro Devices, Inc. Semiconductor device having a reduced height floating gate
KR100316709B1 (ko) * 1998-07-13 2001-12-12 윤종용 불휘발성 메모리 장치 제조 방법
US6225162B1 (en) * 1999-07-06 2001-05-01 Taiwan Semiconductor Manufacturing Company Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application
US7125763B1 (en) * 2000-09-29 2006-10-24 Spansion Llc Silicided buried bitline process for a non-volatile memory cell
JP2002217318A (ja) * 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
US6781881B2 (en) * 2002-12-19 2004-08-24 Taiwan Semiconductor Manufacturing Company Two-transistor flash cell for large endurance application
DE102005004107A1 (de) * 2005-01-28 2006-08-17 Infineon Technologies Ag Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen und Verfahren
US7663916B2 (en) * 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
WO2009107241A1 (ja) * 2008-02-29 2009-09-03 株式会社 東芝 マルチドットフラッシュメモリ
CN102983139B (zh) * 2012-11-30 2017-09-29 上海华虹宏力半导体制造有限公司 半导体存储器
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US10714489B2 (en) 2018-08-23 2020-07-14 Silicon Storage Technology, Inc. Method of programming a split-gate flash memory cell with erase gate
CN111968983B (zh) * 2019-05-20 2023-10-17 联华电子股份有限公司 存储器元件的结构及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168465A (en) * 1988-06-08 1992-12-01 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5583810A (en) * 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
US5331189A (en) * 1992-06-19 1994-07-19 International Business Machines Corporation Asymmetric multilayered dielectric material and a flash EEPROM using the same
US5587332A (en) * 1992-09-01 1996-12-24 Vlsi Technology, Inc. Method of making flash memory cell
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
JP2928114B2 (ja) * 1994-11-29 1999-08-03 モトローラ株式会社 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法
JP2655124B2 (ja) * 1995-03-06 1997-09-17 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法

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