CN1258225C - 非易失性存储装置 - Google Patents

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Abstract

一非易失性存储装置，包括在编程中用于存储电荷载流子的浮置栅，在编程中通过向浮置栅注入由外界引入的电荷载流子而执行编程的编程栅、在擦除中将存储在浮栅中的电荷载流子排放到外界的擦除栅、在编程中控制由编程栅向浮置栅提供的电荷载流子量的控制栅、以及在编程中校验由编程栅提供的电荷载流子量的校验部分。

Description

非易失性存储装置
本专利申请是下述专利申请的分案申请：
申请号：97103086.3
申请日：1997年3月24日
发明名称：非易失性存储装置
技术领域
本发明涉及一非易失性存储装置。
背景技术
为跟上非易失性存储单元例如闪速EEPROM和闪速存储卡应用的发展步伐，需要对这些非易失性存储单元进行研究与开发。
通常，在使用非易失性半导体存储装置例如EEPROM和闪速EEPROM作为海量存储介质时，其缺点是很难克服存储器的高的每位价格。并且，为使非易失性存储器应用于便携式产品上，需要有低功率消耗的非易失性存储芯片。为降低每位价格，正在进行关于多位存储单元的积极研究。
传统的非易失性存储器的存储密度对于存储单元的数量来说是采用一对一的方式。多位单元在一个存储单元内可存储两位或多位，因此提高了在相同芯片面积上数据的存储密度而不降低存储单元的尺寸。
为实现多位单元，在每一存储单元上必须编程三个以上的阈值电压。例如，为了使每一单元存储两位数据，各单元必须进行22次即4次阈值电平编程。这里，4个阈值分别对应于逻辑状态00，01，10和11。
在多级编程中，最基本的问题是各阈值电平具有一统计分布值，该分布值约为0.5V。
当通过精确调节各阈值而降低分布值时，可进行多级编程，这就进一步增大了每一单元的位数。为降低电压分布值，有一种通过反复编程与校验的编程方法。
按照这一方法，为了在所需的阈值下编程非易失性存储单元，向该单元施加一系列电压脉冲。为校验是否有一单元到达所需的阈值，在各编程电压脉冲之间执行一读取操作。
在校验中，当校验的阈值到达所需的阈值时，停止编程。对于这种反复编程与校验的方法，由于编程电压有限的脉冲宽度，很难减少阈值分布错误产生。此外，由一附加电路执行反复编程与校验算法，这就增大了芯片的周边电路的区域。而且，反复的运算方法延长了编程时间。为了克服此类缺陷，SunDisk有限公司的R.Cemea在1996年6月6日授权的美国专利5422842中提出了一种同步编程与校验的方法。
图1a示出了由Cernea提出的非易失性存储器的符号与电路图。如图1a所示，该非易失性存储单元包括一控制栅1、一浮置栅2、一源极3、一沟道区4、及一漏极5。
当向控制栅1与漏极5施加足以编程的电压时，在漏极5与源极3之间流过一电流。该电流与一参考电流相比较，并且当该电流到达等于或小于该参考电流的值时，产生一编程结束信号。
上述过程示于图1b。
与现有技术中相同时间内的编程相比，编程状态的自动校验可抵消因反复编程校验的缺点。
但是，R.Cernea既未指出采用独立的编程栅进行编程操作，也未指出采用其中编程电流与检测(或校验)电流的途径是完全独立的结构。此外，施加于存储单元控制栅上的电压不调节阈值。因此，分别优化编程与检测操作是困难的。由于编程电流与监控电流相互不独立，因此难以直接控制单元的阈值电压。而且，1991年8月27日批准的美国专利5043940公开了一种多级编程传导方法，其中施加于存储单元每一端子上的电压是固定的而各级的参考电流则是变化的。在这些方法中，如图1b所示，用于检测的参考电流与单元阈值电压之间的关系既不是显式的也不是线性的。
因此，如前述现有技术中的电流控制式编程方法具有不易直接与有效地进行各级控制的缺点。
为消除这些问题，该发明人提出了一种电压控制式编程方法，其中通过向单元的控制栅施加电压而可精确地控制该单元的阈值电压(美国专利申请08/542651)。按照这一方法，单元阈值电压的变化精确地对应于控制栅电压的变化。因此，可极理想地调节阈值电压。
同时，可按照浮置栅在沟道区中的位置将EEPROM闪速EEPROM的单元结构分成两类。
一类是简单的叠栅(Simple Stacked gate)结构，其中浮置栅全部覆盖沟道区；而另一类是分离沟道(Split Channel)结构，其中浮置栅仅覆盖源极与漏极之间沟道区的一部分。其上不带浮置栅的沟道区称为一选择晶体管，彼此串接的该选择晶体管与浮置栅晶体管包括一存储单元。
根据选择晶体管形成的方法分离沟道式单元也分成两类。
在一种合并式分离栅单元中，浮置栅晶体管的控制栅极与选择晶体管的栅极集成为一个，而一分离栅式单元中，浮置栅晶体管的控制栅极与选择晶体管的栅极彼此分开。引入选择晶体管以防止过擦除的问题并使无接触虚拟接地阵列的形成更容易。此外，引入分离栅单元使从源极侧注入热电子更容易。
图2a示出了传统的简单的叠栅型非易失性存储单元的简图，而图2b则示出了传统的分离沟道型非易失性存储单元的简图。图2a与2b示出了带有擦除与编程处理的传统非易失性存储单元的结构。在图2a中，标号6表示一控制栅，7表示一浮置栅，8表示一源极，9表示一漏极，10表示一沟道区。在图2b中，标号13表示一控制栅，14表示一浮置栅，15表示一源极，16表示一漏极，17表示一沟道区，18表示用于擦除的栅极。
参照图2b，由于擦除栅18在编程操作中不是必须的，因此图2a与2b所示的每一传统单元实际上成为与双聚栅结构相同的结构。总而言之，在迄今为止的所有现有技术中，由于仅由控制栅极源极和/或漏极进行编程，要分离一存储单元内编程电流与校验(检测)电流通路是困难的，这就造成难以直接和有效地进行多级控制的缺点。
分离沟道单元采用热电子注入机制作为编程方法，其中合并式分离栅单元采用漏极侧热电子注入机制，而分离栅单元采用源极侧热电子注入机制。同其它EEPROMS一样，对于擦除来说，采用FN-隧道技术。
采用热电子注入机制的分离沟道单元其编程操作比隧道操作要消耗更多的能量。而且，合并式分离栅单元在向漏极区完成两次不同类型的离子注入以更好地进行热载流子注入时具有困难，而分离栅单元在选择晶体管与浮置栅晶体管之间优化氧化膜的厚度以更好地进行热载流子注入以及防止因氧化膜裂解而造成读取电流的降低时也具有困难。
在传统的分离沟道单元中，通过邻近于一沟道的栅氧化膜注入热载流子完成电子注入(编程＝数据记录)，而电子擦除(去除数据)是或者通过第三栅或控制栅，或者通过邻近一沟道的栅氧化膜来完成的。
由于已存有信息的非易失性存储装置采用一编程栅以及一栅氧化膜进行擦除，则栅氧化膜的厚度必须形成为10nm或低于10nm，由此需要一附加的处理来形成高纯度的栅氧化膜。另外，为了不至于因擦除而降低耦合性，在浮置栅与控制栅之间需要有ONO结构。通过采用编程栅来擦除，它具有聚氧化膜的存储操作会下降的缺点。
发明内容
因此，本发明旨在提供一种非易失性存储装置，它基本上能消除相关技术因限制与缺点而造成的一个或多个问题。
本发明的一个目的是提供一非易失性存储装置，其中形成有带三个栅的叠层栅结构，以通过一衬底上的栅执行编程与擦除，由此降低单元尺寸。
本发明的另一个目的是提供一非易失性存储装置，它能改善栅氧化膜的可靠性而无需通过栅氧化膜的隧道操作。
本发明的再一个目的是提供一非易失性存储装置，其中在编程期间编程电流通路与校验电流通路彼此分开以不考虑编程而进行最优的校验。
本发明的又一个目的是提供一非易失性存储装置，其中编程栅与擦除栅分别用于编程与擦除，即编程栅沿平行于位线的编程线作用而擦除栅沿平行于一字线的擦除线作用，由此通过选择任何单元而执行编程并且在通过擦除块上形成至少一个或两个字线而应用闪速存储器的情况下，容易得到擦除块。
下面的描述中将陈述本发明的其它特征与优点，其中部分可由描述中清楚地得出，或者可通过本发明的实线而得知。通过说明书、权利要求书以及附图中指出的具体结构，可以实现与达到本发明的目的及其它优点。
为达到这些及其它优点并且根据本发明的目的，如概括和概要所述，本发明提供的电可擦除可编程存储单元包括一浮置栅装置，用于在编程期间存储电荷载流子；一编程装置，用于在编程期间通过从外界向浮置栅装置注入电荷载流子而执行编程；一擦除装置，用于在擦除期间将存储于浮置栅装置中的电荷载流子排放到外界；一控制装置，用于在编程期间控制由编程装置向浮置栅装置提供的电荷载流子的量；以及一校验装置，用于在编程期间校验由编程栅提供的电荷载流子的量，其中校验装置是晶体管，其栅电极对应于浮置栅、沟道区、源极以及漏极。
本发明还提供一种电可擦除可编程存储单元，它包括：第一导电型半导体衬底；形成在该半导体衬底上的浮置栅；形成在该半导体衬底上浮置栅一侧的编程栅；形成在该半导体衬底上浮置栅另一侧的擦除栅；形成在浮置栅上方的控制栅；及形成在半导体衬底上浮置栅两侧的第二导电型源极与漏极区，其中编程栅和擦除栅与半导体衬底分离，在浮置栅和编程栅之间以及浮置栅和擦除栅之间形成隧道绝缘膜。
最好，编程栅在浮置栅邻近于编程栅的方向有一突出部分并且该突出部分形成在相邻的浮置栅之下。
最好，擦除栅在浮置栅邻近擦除栅的方向有一突出部分并且该突出部分形成在相邻的浮置栅上方。
最好，编程栅在浮置栅邻近编程栅的方向具有一突出部分并且该突出部分形成在相邻浮置栅上方。
最好，擦除栅在浮置栅邻近擦除栅的方向具有一突出部分并且该突出部分形成在相邻浮置栅下方。
应当理解，前面的一般描述与下述具体描述都只是示例性和说明性的，并且应当包括对本发明权利要求书进一步的解释。
附图说明
下列附图用于更好地理解本发明，其包括在并构成本说明书的一部分，本发明所述的实施例以及其描述用于说明附图的原理：
附图中：
图1a为最通用的非易失性存储单元的电路图；
图1b为说明图1a的非易失性存储单元的自动校验编程原理的特性图；
图2a为现有技术的简单叠栅结构的非易失性存储单元的电路图；
图2b为现有技术的分离沟道结构的非易失性存储单元的电路图；
图3a为本发明所述的一种非易失性存储单元的电路图；
图3b为图3a的非易失性存储单元的电路原理功能图；
图4为本发明所述的非易失性存储装置的布置图；
图5为本发明第一实施例所述的沿图4的I-I′线方向的剖视图；
图6为本发明第一实施例所述的沿图4的II-II′线方向的剖视图；
图7为本发明第一实施例所述的沿图4的III-III′线方向的剖视图；
图8为本发明第一实施例所述的沿图4的IV-IV′线方向的剖视图；
图9为按照本发明第二实施例所述的沿图4的II-II′线方向的剖视图；
图10为按照本发明第三实施例所述的沿图4的II-II′线方向的剖视图；
图11为按照本发明第四实施例所述的沿图4的II-II′线方向的剖视图；
图12为按照本发明第五实施例所述的沿图4的II-II′线方向的剖视图。
具体实施方式
下面将详细描述本发明的最佳实施例，这些实施例示于附图中。
图3a示出了按照本发明的一非易失性存储单元的电路图。
本发明的非易失性存储单元包括一浮置栅21，用于在编程过程中存储电荷载流子、一编程栅22，用于通过在编程过程中从外界向浮置栅21内充入电荷载流子而执行编程、一擦除栅23，用于在擦除过程中向外界排放存储于浮置栅21内的电荷载流子、一控制栅24，用于在编程过程中控制由编程栅22提供给浮置栅21的电荷载流子的量、一具有浮置栅21的晶体管TR、一沟道区25、一源极26和一漏极27，用于在编程过程中校验由编程栅22产生的电荷载流子的量。
图3b示出了图3a的非易失性存储单元的电路原理功能图。
参照图3b，VP表示编程栅22用于编程的电压，VE表示擦除栅23用于擦除的电压，VF表示浮置栅21的电压，用于在编程过程中通过编程栅22存储电荷载流子以及在擦除过程中用于向擦除栅提供电荷载流子，VC表示控制栅24的电压，用于控制由编程栅22向浮置栅21提供的用于编程的电荷载流子的量，VS表示晶体管TR的源极电压用于校验存储在浮置栅21内的电荷载流子的量，而VD则表示漏极电压。此外，在控制栅24与浮置栅21之间形成有一第一电容CC。在编程栅22与浮置栅21之间形成有能用于编程的隧道效应的第二电容CP。在擦除栅23与浮置栅21之间形成有一能用于擦除的隧道效应的第三电容CE。在源极区域26与浮置栅21之间形成有一第四电容CS。最后，在漏极区域27与浮置栅21之间形成有一第五电容CD。
下面描述带有前述非易失性存储单元的本发明的非易失性存储装置的构造。
图4示出了按照本发明的非易失性存储装置的布置。
在本发明的非易失性存储装置中，在半导体衬底(未示出)一个方向上的一些预定的间隔处形成有若干位线区31。各位线区作用于一杂质区。位线区对应于存储单元中的源极区26与漏极区27。在半导体衬底上的一些预定的间隔处形成有垂直于位线31的若干擦除线32。擦除线32对应于存储单元中的擦除栅23。在各位线31之间及各擦除线32之间形成有陈列布置的若干岛状浮置栅21。在半导体衬底上每隔预定的间隔处在擦除线32之间形成有平行于擦除线32的若干字线33。此处各字线33覆盖若干浮置栅21并对应于存储单元中的控制栅24。在半导体衬底上各位线31之间形成有平行于位线31的若干编程线34。这里，各编程线34覆盖若干浮置栅21并对应于存储单元中的编程栅22。
位线31、浮置栅21、字线33、擦除线32、以及编程线34之间互相分隔开。
下面结合图5～8描述前述非易失性存储装置的剖面结构。
图5～8示出了本发明的非易失性存储装置的剖视图。图5表示按照本发明第一实施例沿图4的I-I′线方向的剖视图。图6表示沿图4的II-II′线方向的剖视图。图7表示沿图4的III-III′线方向的剖视图。图8表示沿图4的IV-IV′线方向的剖视图。
如此所述，编程线34、擦除线32、字线33以及位线31分别对应于编程栅22、擦除栅23、控制栅24及源极与漏极26与27。各线无需任何额外的接触区而作用于各栅上。
在字线33的剖面中，如图5所示，浮置栅21形成于一半导体衬底40上，其间具有一栅绝缘膜41。通过注入n型高杂质离子，在半导体40上浮置栅21的两侧形成有n型高杂质区的位线区31。栅绝缘膜41可比隧道绝缘膜更厚。
在浮置栅21与位线区31上形成有一字线区33，并且在字线33之上垂直于字线33方向形成有一编程线34。
在浮置栅21与字线33之间形成有电介质绝缘膜41与42。电介质绝缘膜42可由一氧化膜形成而不是由具有高介电率的电介质形成，例如ONO。
同时在字线33与半导体衬底40之间以及在字线33与编程线34之间形成有一厚绝缘膜43与44。
在编程线的剖面中，如图6所示，在半导体衬底40的隔离区上形成有一场氧化膜45，用于将存储单元彼此分开，并且形成于激活区的浮置栅21的某些部分可位于场氧化膜45上面。
字线33形成于浮置栅21上并且擦除线32形成在位于浮置栅之间的场氧化膜45上。这时，擦除线32不形成在各浮置栅之间的整个部分上，而是在各浮置栅之间交替地形成在场氧化膜45上。编程线34在垂直于字线33与擦除线32的方向形成在衬底上。这里，编程线34形成在未形成有擦除线32的场氧化膜45上。
栅绝缘膜41形成在浮置栅21与半导体衬底40之间。一薄的绝缘膜(氧化膜)形成在浮置栅21与邻近于栅21的擦除线32之间以及在编程线34与字线33之间。通过一厚绝缘膜44将编程线34与字线33及擦除线32分开。
在浮置栅21与邻近于栅21的擦除线32之间以及在浮置栅21与编程线34之间分别形成有一隧道绝缘膜46。载流子由浮置栅21的两侧通向擦除线32并且由编程线34通向浮置栅21的两侧。
在擦除线32的剖面，如图7所示，在半导体衬底40上通过在一个方向每隔预定的间隔注入杂质离子形成有若干杂质区位线区31。在半导体衬底40的整个部分上形成有场绝缘膜45。
擦除线32形成在场绝缘膜45上垂直于位线区31方向。绝缘膜44形成在擦除线32上。垂直于擦除线32并平行于位线区31的编程线34形成在位线区31之间的绝缘膜44上。
在位线区31的剖面中，如图8所示，通过注入杂质离子在半导体衬底40上形成有位线区31。场氧化膜45形成在半导体衬底40上。若干字线33与擦除线32交替地以垂直于位线区31的方向形成在场氧化膜45上。
下面描述按照本发明另一实施例的改进其隧道特性的非易失性存储装置的结构。
图9表示按照本发明第二实施例的沿图4的II-II′线方向的剖视图。
按照本发明第二实施例的非易失性存储装置具有与图4相同的布置以及与图5、图7及图8相同的剖面结构，但却具有不同于图6的其它剖面结构。
位线区31以与图5相同的方式由n型高杂质区形成。在编程线，如图9所示，在半导体衬底40的隔离区内形成有场氧化膜45以将存储单元彼此分开并且在一激活区形成有浮置栅21。
字线33形成在浮置栅上，而在浮置栅之间场氧化膜45上交替地形成擦除线32。
编程线34形成在衬底上并垂直于字线33与擦除线32。这里，编程线34形成在未形成有擦除线32的场氧化膜45上。
栅绝缘膜41形成在浮置栅21与半导体衬底40之间。薄绝缘膜42与46形成在浮置栅21与邻近于栅21的擦除线32之间以及在编程线34与字线33之间。隧道绝缘膜46分别形成在浮置栅21与擦除线32之间以及在浮置栅21与编程线34之间。由一厚绝缘膜44将编程线34与字线33以及擦除线32分开。
此外，该第二实施例与图6的第一实施例不同的是擦除线32与邻近于擦除线32的浮置栅21的边缘部分重叠(overlap)。即，擦除线32形成在邻近于该擦除线32的浮置栅21的边缘部分之上。由此，改善了载流子从浮置栅21向相邻的擦除线32传输的隧道特性。
图10示出了按照本发明第三实施例沿图4的II-II′线的剖视图。
编程线34在如本发明第二实施例(图9)的擦除线32与浮置栅21重叠的情况下与相邻的浮置栅21重叠。
编程线34形成在场氧化膜45上，其在平行于半导体衬底40的方向具有一突出部分47。浮置栅21与该突出部分47重叠。因此由编程线34到浮置栅21可取得所需的隧道特性。另外，改善了由浮置栅21到擦除线32的隧道特性。位线区31是由n型高杂质区形成。
图11示出了按照本发明第四实施例的沿图4的II-II′线的剖视图。
参照图11，位线区31由P型高杂质区形成浮置栅21不与擦除线32重叠但与编程线34重叠。与图10不同，编程线34不包括一突出部分并且其与相邻浮置栅21以及场氧化膜45的边缘部分重叠。
图12示出了按照本发明第五实施例的沿图4的II-II′线的剖视图。
参照图12，位线区31由P型高杂质区构成。浮置栅分别与相邻的编程线34与擦除线33重叠。具有突出部分47的擦除线32平行于半导体衬底40的方向形成在场氧化膜45上。该突出部分47与浮置栅21的边缘部分重叠。编程线34与相邻浮置栅21的边缘部分重叠。
下面描述本发明前述非易失性存储单元的运作。
本发明的非易失性存储装置通过经编程线向浮置栅注入电子并通过擦除线提取存储于浮置栅中的电子而执行编程。当执行这种编程时，非易失性存储装置通过晶体管监控编程状态，该晶体管的栅极、源极与漏极区分别对应于浮置栅与浮置栅两侧的位线区。
换言之，本发明的非易失性存储装置通过字线与编程线选择一所需的存储单元并由编程线在所选择的存储单元的浮置栅执行编程。同时，存储装置通过晶体管监控编程状态。
因而，在编程情况下，处于多级电平阈值电压下的存储单元可以同时编程并监控，从而存储单元可在所要求的阈值电压下准确编程。
如上所述，本发明的非易失性存储装置的优点为如下几个方面。
首先，由于编程与擦除是在衬底的上部进行，衬底的位线区执行监控与读取，栅绝缘膜不用作一隧道绝缘膜，并且不采用热载流子，因此保持了栅绝缘膜的可靠性，简化了连结与沟道工艺，并且容易地降低了单元的尺寸。
其次，栅不与线接触而线直接用于栅，从而减小了单元的尺寸。
第三，由于可形成厚的栅绝缘膜，因此增大了控制栅的耦合，而这适于低压操作。
第四，由于控制栅与浮置栅之间的电介质可由氧化膜取代ONO形成，因此可简化处理步骤。
第五，在用聚氧化物膜作为编程与擦除隧道材料的情况下，可因聚氧化膜的光结度与几何边缘效果而形成的电场的增强而取得有效的编程与擦除特性。
最后，由简单的叠层单元结构形成的非接触布置可大大减小单元的尺寸。
为说明和描述的目的对本发明的优选实施例进行了前述描述。但所公开的具体形式并不是本发明的穷举或限制本发明，根据上述教导可作种种修改与变化，或者可通过本发明的实践而得出。所选择和介绍的实施例仅用于解释本发明的原理及其实际应用，使本领域的普通技术人员可在各种实施例中利用本发明并根据具体应用的需要而作各种修改。本发明的由权利要求书所确定的保护范围应扩大到其等同物。

Claims (5)

1、一种电可擦除可编程存储单元，它包括：
第一导电型半导体衬底；
形成在该半导体衬底上的浮置栅；
形成在该半导体衬底上浮置栅一侧的编程栅，该编程栅向浮置栅传输电子以进行编程；
形成在该半导体衬底上浮置栅另一侧的擦除栅；
形成在浮置栅上方的控制栅；及
形成在半导体衬底上浮置栅两侧的第二导电型源极与漏极区，
其中编程栅和擦除栅与半导体衬底分离，在浮置栅和编程栅之间以及浮置栅和擦除栅之间形成隧道绝缘膜。
2、如权利要求1的存储单元，其中编程栅在浮置栅邻近于编程栅的方向有一突出部分并且该突出部分形成在相邻的浮置栅之下。
3、如权利要求1的存储单元，其中擦除栅在浮置栅邻近擦除栅的方向有一突出部分并且该突出部分形成在相邻的浮置栅上方。
4、如权利要求1的存储单元，其中编程栅在浮置栅邻近编程栅的方向具有一突出部分并且该突出部分形成在相邻浮置栅上方。
5、如权利要求1的存储单元，其中擦除栅在浮置栅邻近擦除栅的方向具有一突出部分并且该突出部分形成在相邻浮置栅下方。
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