CN101067970A - P沟道能隙工程硅氧氮氧硅nand闪存的编程与擦除方法 - Google Patents

P沟道能隙工程硅氧氮氧硅nand闪存的编程与擦除方法 Download PDF

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Abstract

本发明提供一种P沟道存储元件的编程方法。存储元件包括源极、漏极和栅极。施加第一电压于栅极上导致富勒－诺丁汉(－FN)的空穴注入，因此使存储单元进入编程状态。

Description

P沟道能隙工程硅氧氮氧硅NAND闪存的编程与擦除方法
发明领域
本发明涉及闪速存储元件，并尤其涉及使用P型沟道单元的闪速存储元件。
技术背景
公知的NAND型浮动栅极闪速存储器(闪存)使用在很多非挥发的存储应用中，因为它们的密度很高。另外，他们能以低功率操作并且有高速页编程能力。
图1示出了公知的NAND型浮动栅极闪速存储器100，其使用n型沟道存储器单元。每一n型沟道存储器单元都可为浮动栅极元件或者硅/氧化硅/氮化硅/氧化硅/硅(Silicon-Oxide-Nitride-Oxide-Silicon；SONOS)型元件。编程操作公知的存储器元件可以通过使用正富勒-诺丁汉Fowler-Nordheim(+FN)电子注入进行，其中电子从反转沟道被注入至存储器单元的浮动栅极或者氮化物捕捉层。相反的，擦除操作可以使用负Fowler-Nordheim(-FN)电子注入进行，其中电子自浮动栅极被注入至反转沟道。例如，电压Vg＝+18伏特被用于被选取的字线，例如WLN-1117，其连接于具有标明为A和B的n型沟道存储器单元的栅极。电压Vg＝+10被用于其他全部(未被选取)的字线(即栅极)115，包括存储元件的位线晶体管(BLT)110以及源极线晶体管(SLT)120。施加于所有单元的正栅极电压会导致全部在金氧半场效(MOSFET)晶体管在公知的元件中每一NAND串列(string)被打开，引起一反转层形成而导通NAND串列。再次参考图1，第一位线(BL1)107被调整到零伏特偏压(即，VBL1＝0V)或者接地电位，因此，在单元内连接至BL1的反转层具有零电位。不过，第二位线(BL2)105被调整至正电压(即，VBL2＝+8V)，因此在单元内连接至BL2的反转层具有高电位。
通过提供足够大的栅极至源极电压于每一单元内，可引起+FN注入发生，因此能进行单元的编程。参考图1，单元A通过产生大的跨单元电压降被选取。特别的是，因为单元A连接至位线BL1，其具有VBL1＝0V与字线WLN-1＝+18V，因此产生+18V的跨单元电压降。这+18V电压降提供有效+FN注入，引起单元中的临界电压被升高至较高的编程状态(PV)。因为单元B连接至位线BL2与WLN-1，其分别被偏压在VBL2＝+8V和WLN-1＝+18V，只有跨单元电压降+10V建立于单元B。电压降+10V不足以引起+FN注入。单元C连接位线BL1和字线WL1，分别偏压在VBL1＝0V和WL1＝+10V，因此建立跨单元电压降+10V穿过单元C。因此，任何+FN的影响对于单元C而言是可以被忽略的。因此，根据前面提到的方法，可以被对单独的单元进行编程。
n型沟道NAND浮动栅极闪速存储器元件被广泛的使用。很多NAND闪速存储器元件使用多阶单元(MLC)的技术来实现，其需要更准确的临界电压(Vt)的分布和控制，因此，与非MLC应用相比，其对控制工艺变量的要求更严格。另外，目前对于n型沟道NAND浮动栅极闪速存储器元件的集中+FN编程技术是否可以适用仍然是个未知数。更进一步，由于n型沟道元件的浮动栅极交错结构，在存储单元之间会产生耦合影响，因此限制公知的NAND类型浮动栅极元件在高密度方面的发展。
发明内容
根据本发明的一个实施例，对于P沟道存储器单元提供一种编程方法，存储器单元包括源极、漏极和栅极，通过使用第一电压于栅极，导致负的富勒-诺丁汉(-FN)空穴注入，因此导致存储器单元进入编程状态。
此外根据本发明的另一实施例，对于P沟道存储器单元提供擦除方法，存储器单元包括源极、漏极和栅极，通过施加第一电压于栅极，导致正富勒-诺丁汉(+FN)电子注入，因此导致存储器单元进入擦除状态。
更进一步地根据本发明又一实施例，提供一种P沟道存储器元件的读取方法，存储器单元包括源极、漏极和栅极，通过施加第一电压于源极；施加第二电压于漏极，其中第一电压比第二电压大；根据存储器元件状态的检测结果选择第三电压；并且把第三电压施加于栅极，其中第三电压比第一电压和第二电压大。
仍然根据本发明的又一实施例，对于存储器元件提供一种编程方法，存储器元件包括NAND阵列存储器单元，阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括位线晶体管(BLT)，其连接串组P沟道存储器单元，此串组P沟道存储器单元包括N个连接的存储器单元，第n个存储单元连接至源极线晶体管(SLT)。第一电压被施加于对应存储器单元阵列的每一串存储器单元的每一位线(BL)。第二电压被施加于对应存储器单元阵列的每一串组未被选定的存储器单元的每一位线(BL)，其中第一电压比第二电压大。第三电压被施加于每一位线晶体管(BLT)，其中第二电压比第三电压大。第三电压被施加于对应每一未被选取的存储器单元的每一源极线晶体管(SLT)和每一字线(WL)。第四电压被施加于对应每一被选取的存储器单元的字线(WL)，导致富勒-诺丁汉(-FN)空穴注入，因此导致存储器单元进入编程状态，其中第三电压比第四电压大。
更进一步，根据本发明的又一实施例，对于存储元件提供编程方法，其存储元件包括NAND型阵列存储器单元，阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括位线晶体管(BLT)，其连接串组P沟道存储器单元，此串P沟道存储器单元包括N个连接的存储器单元，第n个存储单元连接至源极线晶体管(SLT)。第一电压被施加于对应存储器单元阵列的每一串组被选取的存储器单元的每一位线(BL)。第二电压被施加于对应存储器单元阵列的每一串组未被选定的存储器单元的每一位线(BL)，其中第一电压比第二电压大。第三电压被施加于每一位线晶体管(BLT)，其中第二电压比第三电压小。第一电压被施加于每一源极线晶体管(SLT)。第二电压被施加于对应未被选定存储器单元的每一字线(WL)。第四电压被施加于对应每一被选取的存储器单元的字线(WL)，导致富勒-诺丁汉(-FN)空穴注入，因此导致存储器单元进入编程状态，其中第二电压比第四电压大。
更进一步，根据本发明的又一实施例，对于存储元件提供擦除方法，其存储元件包括NAND型阵列存储器单元，阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括位线晶体管(BLT)，其连接串组P沟道存储器单元，此串组P沟道存储器单元包括N个连接的存储器单元，第n个存储单元连接至源极线晶体管(SLT)。第一电压被施加于每一位线晶体管(BLT)。第一电压也被施加于每一源极线晶体管(SLT)。第二电压被施加于对应存储器单元阵列中每一被选取的存储器单元的每一字线(WL)，导致富勒-诺丁汉(+FN)电子注入，因此造成每一被选取的存储器单元进入擦除状态，其中第二电压比第一电压大。
更进一步，根据本发明的又一实施例，对于存储元件提供读取方法，其存储元件包括NAND型阵列存储器单元，阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括位线晶体管(BLT)，其连接串组P沟道存储器单元，此串组P沟道存储器单元包括N个连接的存储器单元，第n个存储单元连接至源极线晶体管(SLT)。第一电压被施加于对应存储器单元阵列中每一被选取的存储器单元的每一位线(BL)。第二电压被用于每一位线晶体管(BLT)，其中第一电压比第二电压大。第二电压被施加于每一源极线晶体管(SLT)。第二电压被施加于对应每一未被选取的存储器单元的每一字线(WL)。第三电压被施加于栅极，其中第三电压比第一和第二电压大。
附图说明
参考附图，可以更容易地理解上述的摘要和以下对于本发明的详细描述。为了说明本发明，此处在图示中所显示的实施例是目前认为较佳的。不过，应该注意的是，本发明不局限于被详细描述的结构与方法。
在图示中：
图1为一代表图示，描述了公知n型沟道NAND闪速存储器元件的编程方法；
图2为，根据本发明的一个实施例，具有穿隧介电ONO的p型沟道BE-SONOS存储器单元的剖面图；
图3示出了p型沟道NAND闪速存储器元件，其具有图2中的p型沟道存储器单元；
图4A显示可用于图2中p型沟道BE-SONOS存储器单元的一种自收敛-FN编程方法；
图4B为一图表，说明使用不同栅极电压于图2中的p型沟道存储器单元的试验数据的曲线；
图5A为一图示，说明第一编程方法，对图3中存储元件内的单元进行编程；
图5B为一图表，说明图5A中存储器单元的临界电压值的试验数据曲线；
图6为一图示，说明第二编程方法，对图2中存储元件内的单元进行编程；
图7为图2中存储元件的图示，说明一种页编程方法；
图8为图2中存储元件的图示，说明一种擦除方法；
图9为图2中存储元件的图示，说明一种读取方法；
图10A为一图表，描述图2中p型沟道存储器单元在编程/擦除(P/E)周期与临界电压之间的关系；
图10B为试验数据曲线图表，描述图2中p型沟道存储器单元的漏极电流；以及
图11为试验数据曲线图表，依其读出时间，说明临界电压在编程状态与擦除状态中的变化。
【主要元件符号说明】
100：存储器单元
105：位线
107：位线
110：位线晶体管
115：字线
117：字线
120：源极线晶体管
125：源极线
130：P型电位井(P-well)电压
200：存储器单元
205：栅极
210：氧化层
215：氮化层
220：穿隧介电层
235：源极区域
240：n型基板
245：漏极区域
300：存储器元件
305：位线
307：位线电压
310：位线晶体管
315：字线
317：字线电压
320：选取线晶体管
335：金属氧化半导体场效晶体管
400：p沟道元件
405：高-FN电压
410：激发穿隧电子
415：空穴反转沟道
455：栅极电压(Vg＝-16V)
460：栅极电压(Vg＝-20V)
465：栅极电压(Vg＝-18V)
555：栅极电压(Vg＝-10V)
565：栅极电压(Vg＝-18V)
605：反转层
610：浮接反转层
705：单元
905：存储器单元
1305：编程状态
1310：擦除状态
具体实施方式
在此将详细描述本发明与较佳实施例，其包括的例子会在附图中加以说明。大多数情况中，在图示和描述中相同和相似的标示被使用于相同和相似的部件。应当注意的是，非图形的图示是以非常简化的形式表现的，所表示的图示并不保证其具有准确的尺寸。关于文中披露的部分，为了达到便利和清楚的目的，关于方向的描述，例如顶部，底部，左，右，向上，向下，在上面，下面，在下面，后面与前面，都在相关的图示中使用。除了所附的权利要求书所主张的之外，在下列对于图示的说明中使用如此的方向描述，不应该以任何形式被解释为是对发明范围的限制。虽然文中所披露的与某些所描述的实施例相关，但应当注意的是，这些实施例只被作为例子说明而不是作为一种限制。应当注意的是，文中描述的方法步骤和架构并不包括整个集成电路的完整制造过程。本发明可使用各种各样已知的或发展中的集成电路制造技术加以实现。
图2为根据本发明的一个较佳实施例的具有穿隧非导电材料220的能隙工程-硅/氧化硅/氮化硅/氧化硅/硅(BE-SONOS)的闪速p沟道存储单元200的剖面图示。BE-SONOS的P沟道存储器单元200包括n型基板240(例如，N型电位井)，其包括由n+多晶硅栅极，p+多晶硅栅极或者相似的材料做成的控制栅极205。存储器单元200包括p+源极区域235，p+漏极区域245，和沟道区域，其位于N型电位井240中且介于源极区域235和漏极区域245之间。氮化物电荷捕捉储存，或者电荷储存层215，位于沟道区域之上。多层次调节穿隧介电层220被置于氮化物电荷捕捉储存层215和沟道区域之间。阻挡隔离氧化物层210被置于氮化物电荷捕捉层215和控制栅极205之间。当形成一个存储元件(如下所述)时，控制栅极205对应于字线，源极区域235对应于第一位线，以及漏极区域245对应于第二位线。每一存储器单元包括第一位元部分和第二位元部分，各自可储存位元信息于存储器单元中。
以下将描述图2中P沟道BE-SONOS存储器单元200的典型元件参数。BE-SONOS存储器单元的每一层都有一定厚度，下方的氧化物层(O1)大约15(埃)，中间氮化物层(N1)大约20(埃)，中间氧化物层(O2)大约18(埃)。氮化物捕捉层(N2)215大约70(埃)，以及阻挡氧化物层(O3)210大约90(埃)，O1/N1/O2多层次调节穿隧介电层220由极薄的氧化物和氮化物做成，每一层的厚度均在三奈米之内以便提供直接空穴穿隧。在存储单元里，N2的厚度大于5奈米，以获得更高的捕捉效率。对于阻挡氧化物层(O3)210来说，一种较佳的形成方法为使用湿式转换氧化物上层提供高密度的捕捉陷阱于O3210和N2 215之间，其中为了防止电荷从上层氧化物散失，O3 210大约是6奈米厚。为了让空穴从反转p沟道穿隧，O1/N1/O2可作为穿隧介电物质。本领域技术人员可以理解，依据存储器单元200的具体应用，表一显示的为一般的元件参数并且可能会有向上或下的变化。
下氧化物(O1) 15A
中间氮化物层(N1) 20A
中间氧化物层(O2) 18A
氮化物捕捉层(N2) 70A
阻挡氧化物层(O3) 90A
栅极材料 N+-poly gate or P+-poly gate
表一
图3示出了部分的NAND存储器元件300，其使用图2中所显示的BE-SONOS存储器单元200。存储器元件300包括一个串组或更多个串组330的存储器单元200，其串组的连接方式为源极对漏极或漏极对源极连接。通常，串组330的数目在存储器元件300中是16或者32，但是存储器元件300也可使用其他的数目。PMOSFET晶体管335可用作每一串组330一端的位元选取晶体管，用来连接每串组的位线305。此位元选取晶体管受位元选取线(BLT)310控制。PMOSFET选取晶体管335也可被置于每串组330的另一端，连接每一串组至源极线(SL)325。此选取晶体管受源极选取线(SLT)320所控制。尽可能地，位线晶体管310和源极线晶体管320的栅极介电层为栅极氧化层而不是氮化补捉层，这样可避免在元件操作期间在位线晶体管310和源极线晶体管320中栅极临界电压Vt的偏移。在此最佳实施例中，位线晶体管310和源极线晶体管320使用相同的ONONO栅极介电层，使得存储器单元200的操作与功能不会受到影响。因为在BLT310上的栅极电压经常少于+/-10V，极少的栅极干扰会存在。源极线325可由金属如钨或者多晶硅材料制成。
图4A显示图2中的p型沟道BE-SONOS存储器单元的一种自收敛-FN的编程方法。本领域普通技术人员可以理解此自收敛的编程操作，所以将不在此做更进一步的描述。不过，本发明的自收敛-FN编程提供更好的性能和规模可调性，使多阶单元(MLC)元件和其应用变得容易。使用高-FN电压405于栅极205(即，Vg＝-18V)，在p沟道元件400的多个存储器单元200的NAND串组330中可形成空穴反转沟道415。之后″激发(Hot)″空穴穿过ONO穿隧非导电性层220并且被注入到氮化物储存层215(N2)。同时，从栅极205移动到N2215，″激发″电子410穿过最上层的氧化物(O3)层210。被注入的空穴和电子将彼此消除，直到处于平衡状态，由此确定存储器单元200的临界电压。本发明的自收敛编程方法在存储器单元200中提供动态的平衡条件，在编程操作过程中可以不需准确的电压临界值控制。
图4B描述此自我编程-FN方法的试验数据，也就是在不同的栅极电压显示其临界电压的差异。图4B为曲线图表，说明把不同的栅极电压加于存储器单元200的试验数据。图4B显示临界电压(Vt)可通过栅极电压加以调整。例如，临界电压(Vt)可以通过增加栅极电压的绝对值被降低。另外，编程速度也可能取决于栅极电压。不同的栅极电压说明具有较高电压的栅极电压460(例如，Vg＝-20V)时，被编程元件可以更迅速的达到临界电压(例如，在大约5×10-3秒或者5毫秒时Vt＝3V)。相反地，具有较低电压的栅极电压455(例如，Vg＝-16V)，元件需要很长时间达到临界电压(例如，在大约0.5×10-1秒或者500毫秒时Vt＝1.2V)，其比使用较高栅极电压时大约慢100倍。
图5A为存储元件300的图示，其描述通过升高元件沟道电位的一种抑制技术的方法。为了容易说明，假设进行编程时单元A被选取。对应单元A的位线BL1 107被调整至零伏特(VBL1＝0V)并且位线BL2 105被调整至VBL2＝-8V。源极线125为浮接且其基底被调整至零伏特或者接地。负栅极大电压(Vg＝-18V)被加于单元A的字线117，以及较小负栅极电压(Vg＝-10V)被加于其它字线115，BLT 110，以及SLT 120。这些电压产生跨单元A的电压差-18V。此电压差允许单元A可有效地使用-FN空穴注入进行编程。因为单元B和单元C的跨电压差(Vg＝-10V)比单元A的跨电压差小得多，单元B和单元C为未被选取的单元，因此，如果有的话，在单元B和单元C中也只会产生非常小的-FN空穴注入。换句话说，在编程常规元件时经常发生的写入干扰会减到最小，或者甚至排除。因此，本发明元件中的存储器单元能够被随机并且独立的编程。
图5B为一图表，说明图5A中元件的编程方法的试验数据曲线。当被选取单元的栅极电压117调整到负大电压(例如，Vg＝-18V)，此单元被编程至期望临界电压或者编程状态(例如，PV＝2.2V)。同时，未被选取的存储器单元B和单元C被偏压产生Vg＝-10V的跨单元电压，其电压低至可在未被选取的单元内抑制-FN发生注入。此抑制工艺编程方法提供抑制容忍值，其为存储元件中被选取和未被选取单元的32倍。因此，编程或写入的干扰被减到最小，或者被排除，从而允许存储器单元可随机且独立的编程。
图6为图2中元件的示意图，说明在存储元件内升高浮接沟道电压的编程方法。图6中描述多个位线305(BL1-BL4)，多个字线315(WL1，WL2，WL7，WLN-1，WLN)，P-MOSFET位线选取晶体管310(BLT)，P-MOSFET源极线选取晶体管320(SLT)，以及每一存储器单元中的P沟道BE-SONOS元件。源极线325为浮接并且源极线晶体管320(SLT)具有栅极电压Vg＝0V。位线305(BL1，BL3，BL4)被偏压在VBLN＝-5V，其中N＝1，3和4，且位线305 BL2被偏压在VBL1＝0V307。由于位线晶体管310(BLT)的栅极被偏压在Vg＝-2V，位线BL1，BL3和BL4 305全部被关闭，并且打开BL2 305，其为选取位线以及反转层605在BL2的NAND串组330里形成，且未被选取的位线具有浮接反转层610。除WL7被偏压在VWL7＝-18V 317之外，所有字线315都被偏压在VWLN＝-5V，(其中N＝1，2，N-I，N)。因此，只有在位线晶体管310BLT被打开的NAND串组330内，才能形成反转层605。
图7为本发明的一个较佳实施例的图示，说明一种页编程方法。图7显示一部分的p沟道BE-SONOS存储元件，其具有八个位线(BL1-BL8)并且BL3，BL4和BL6被选定且偏压在零伏特(即，VBLN＝0V，其中N＝3，4和6)，并且源极线325为浮接。因此，全部与源极线325相关的SLT 320(在图3中显示)被偏压在栅极电压Vg＝0V。剩下未被选取的位线被偏压在VBLN＝-5V，其中N＝1，2，5，7以及8。所有与位线晶体管310(BLT；在图3中显示)相关的栅极被偏压在Vg＝-2V，导致与位线BL3，BL4和BL6相关的BLTs被打开并且与剩下的BLN(其中N＝1，2，5，7以及8)相关的BLTs被关闭。字线WL1，WL2，WLN-1和WLN被偏压在VWLN＝-5V，(其中N＝1，2，N-1，N)并且字线WL7被偏压在VL7＝-18V，导致单元705被选取且在单元中形成反转层。因此，可以对随机选取的存储器单元进行编程。而且，可以避免编程的干扰，因为经由使用负大电压于相关位线，未被选取的单元的沟道电压可被提升，因此抑制未被选取的存储器单元里的-FN空穴注入。使用抑制工艺编程方法，包括开启与被编程的存储器单元相关的预定数量的位线晶体管以及形成反转层，可以使沟道电压浮接并且抑制反转层中空穴的注入，编程干扰可更进一步地被排除。
图8为图2元件示意图，说明本发明的一个实施例的存储元件的擦除方法。为了执行此擦除方法，浮接所有的位线BN1-BL4和源极线325。另外，所有位线晶体管310(BLT)以及所有源极线晶体管320(SLT)的栅极皆设为零伏电压(即，Vg＝0V)。可使用区段擦除或是区块擦除方式来擦除存储元件。进行擦除需使用高电压(例如，Vg＝+20V)于所有字线WLN(其中，N＝1至N且N为存储元件内字线的总数)的栅极。借着使用高电压(例如，Vg＝+20V)于所有字线上，电子从n型井被注入至电荷捕捉层，因此每一存储器单元因为临界电压增加而被擦除。此种方法被称为+FN电子注入。
图9为图2中元件的示意图，其说明了一种读取方法，可读取P沟道元件的NAND阵列中的存储器单元。例如，为了读取存储器单元905，当全部其他位线(BL1，BL3和BL4)都是浮接时，使用负电压(如VBL1＝-1V)于位线BL2上。另外，零电压(VSL＝0V)被用于存储阵列的源极线325。当读取单元时，所有位线晶体管310(BLT)以及源极线晶体管320(SLT)的栅极都被加上负电压(例如，Vg＝-5V)，其可开启所有的BLT和SLT晶体管。当读取单元905时，通过使用读取栅极电压(Vg＝+4V)至WL7，可选取字线WL7。通常，读取栅极电压在存储器单元的编程栅极电压(PV)以及擦除栅极电压(EV)之间。
因为未被读取，剩下全部未被选取的字线(WLN，其中N＝1，2，N，N-1)具有负栅极电压(例如，Vg＝-5V)。不过，读取存储元件时，并不局限于单独的单元。页读取方法(即，类似平行方式)也可以用来读取，以便存储元件可以进行快速的页读取。页读取方法是通过同时选取不止一个位线和字线，同时使用合适的偏压于多数存储器单元。被选取的字线被提升到电压(Vg)，其介于擦除电压(EV)以及编程电压(PV)之间。其他全部的字线可作为沟道栅极，所以其栅极电压必须被提升到VCWL。
图10A为一个图表，根据本发明的一个实施例，描述在+FN编程与-FN擦除的P/E周期数与临界电压(Vt)之间的变化。下方曲线描述经过一千次(1000)-FN编程操作的存储器单元的临界电压(Vt)。上方曲线描述经过一千次(1000)+FN编程操作的存储器单元的临界电压(Vt)。每一编程操作取值点，使用的栅极电压为Vg＝-18V且持续1毫秒。对每一擦除操作取值点，使用的栅极电压被调整至Vg＝+20V且持续50毫秒。图中下方编程曲线的临界电压在大约1.7V-1.8V之间变动，也就是在经过1000次编程操作后产生200mV的偏差。与此类似，图中上方擦除曲线的临界电压在大约5.1V-4.8V之间变动，也就是在经过1000次编程操作后产生-300mV的偏差。不过，在P/E周期的两种操作之间，编程和擦除的曲线定义临界电压(Vt)窗，其中Vt窗在整个1,000P/E周期中大约保持相同，并且表示存储器单元具有极好的编程/擦除(P/E)的周期维持能力。
图10B为一个图示，通过实验曲线，说明在1,000个P/E循环期间中元件的减损。有两组三条曲线，左侧组的曲线说明存储器单元在1,100和1000周期的-FN编程操作时，漏极电流对栅极电压的关系。右侧组的曲线说明存储器单元在1,100和1000周期的+FN编程操作时，漏极电流对栅极电压的关系。编程与擦除操作均显示当周期增加时曲线会有一些小变化，但是这种变化很小，即存储元件具有小的元件减损和极好的P/E维持能力。
图11为一个图表，说明图2的元件的存储器单元的读取干扰特性中，临界电压(Vt)与读出时间(秒)的曲线关系。当存储元件的VG/VD＝0/-2V时，上方曲线表示编程状态且下方曲线表示擦除状态。在读取时，沟道空穴电流在存储器单元里从源极流至漏极。沟道空穴电流在漏极中导致一些电子和空穴产生，并且一些热空穴可取得足够能量而穿隧至氮化物电荷捕捉层。不过，由于空穴障碍的高能障(例如，4.5eV)，沟道热空穴效率是小到可以被忽略的。因此，此p沟道元件的读取干扰非常小，这样，在元件中读取干扰可以被排除。如图11所示，P沟道元件的读取干扰极小，因为对于PMOSFET来说，沟道热空穴(CHH)效率非常小。
为了描述与说明，上述说明中披露了本发明的较佳实施例。上述的披露并非表示本发明完全相同于所述的例子。应当注意的是，本领域技术人员可以根据本发明的概念与所述的实施例做出各种润饰。可以理解的是，本发明并不局限于所披露的特定实施例，相反地其包括不超出本发明的精神和范围内的任何修改，正如所附的权利要求书所示。

Claims (12)

1、一种P沟道闪速存储器单元的编程方法，所述存储器单元包括栅极、源极、漏极和在所述源极与所述漏极之间的沟道，包括下列步骤：
(a)施加第一电压于所述栅极，以及
(b)施加第二电压于所述源极或所述漏极，其中所述第二电压比所述第一电压还大，足以使得在所述沟道中产生负富勒-诺丁汉空穴注入，从而使所述单元进入编程状态。
2、一种P沟道闪速存储器单元的擦除方法，所述存储器单元包括栅极、源极、漏极和在所述源极与所述漏极之间的沟道，包括下列步骤：
(a)施加第一电压于所述栅极，以及
(b)浮接所述源极或所述漏极，其中所述第一电压足够自N型电位井产生正富勒-诺丁汉电子注入，其中所述存储单元进入擦除状态。
3、一种P沟道存储单元的读取方法，所述存储器单元包括源极、漏极和栅极，包括下列步骤：
(a)施加第一电压于所述源极；
(b)施加第二电压于所述漏极，其中所述第二电压小于所述第一电压；
(c)检测所述存储器单元的状态以便决定第三电压的大小；
(d)施加所述第三电压于所述栅极，所述第三电压比所述第一电压大；以及
(e)检测流动在所述源极和所述漏极之间的电流。
4、一种用于存储器元件的编程方法，所述存储元件包括NAND阵列存储器单元，所述阵列包括一个或更多个字线和一个或更多个位线，每一所述位线包括连接至串组P沟道存储器单元的位线晶体管，所述串组P沟道存储器单元包括N个串连的P沟道存储器单元以及一个源极线晶体管连接至第n个存储器单元，包括下列步骤：
(a)施加第一电压于对应每一所述存储器单元阵列中被选取的存储器单元串组的每一位线；
(b)施加第二电压于对应未被选取的存储器单元串组的每一位线，所述第一电压比所述第二电压大；
(c)施加第三电压于每一位线晶体管，其中所述第二电压比所述第三电压大；
(d)施加所述第三电压于每一源极线晶体管；
(e)施加所述第三电压于对应每一未被选取的存储器单元的每一字线；以及
(f)施加第四电压于对应被选取存储器单元的字线，导致富勒-诺丁汉空穴注入，从而使所述存储器单元进入编程状态，其中所述第三电压比所述第四电压大。
5、如权利要求4所述的编程方法，其中每一所述第二、第三和第四电压与所述第一电压相比为负。
6、如权利要求4所述的编程方法，其中在所述未被选取的存储器单元串组中的所述富勒-诺丁汉空穴注入不足以对所述未被选取的存储器单元进行编程。
7、如权利要求4所述的编程方法，其中没有富勒-诺丁汉空穴注入发生在所述多个未被选取的存储器单元中。
8、一种用于存储器元件的编程方法，所述存储元件包括NAND阵列存储器单元，所述阵列包括一个或更多个字线和一个或更多个位线，每一所述位线包括连接至串组P沟道存储器单元的位线晶体管，所述串组P沟道存储器单元包括N个串连的P沟道存储器单元以及一个源极线晶体管连接至第n个存储器单元，包括下列步骤：
(a)施加第一电压于对应每一存储器单元阵列中被选取的存储器单元的每一位线；
(b)施加第二电压于对应未被选取的存储器单元的每一位线，所述第一电压比所述第二电压大；
(c)施加第三电压于每一位线晶体管，其中所述第二电压比所述第三电压小；
(d)施加所述第一电压于每一源极线晶体管；
(e)施加所述第二电压于对应每一未被选取的存储器单元的每一字线；以及
(f)施加第四电压于对应被选取存储器单元的字线，导致富勒-诺丁汉空穴注入，从而使所述存储器单元进入编程状态，其中所述第二电压比所述第四电压大。
9、如权利要求8所述的编程方法，其中每一所述第二、第三和第四电压与所述第一电压相比为负。
10、一种用于存储器元件的擦除方法，所述存储元件包括NAND阵列存储器单元，所述阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括连接至串组P沟道存储器单元的位线晶体管(BLT)，所述串组P沟道存储器单元包括N个串连的P沟道存储器单元以及一个源极线晶体管(SLT)连接至第n个存储器单元，包括下列步骤：
(a)施加第一电压于每一位线晶体管(BLT)；
(b)施加所述第一电压于每一源极线晶体管(SLT)；
(c)施加第二电压于对应每一被选取存储器单元的存储器单元阵列中的每一被选取字线，导致富勒-诺丁汉(+FN)电子注入，从而使每一被选取单元内进入擦除状态，且其中所述第二电压比所述第一电压大。
11、一种用于存储器元件的读取方法，所述存储元件包括NAND阵列存储器单元，所述阵列包括一个或更多个字线(WL)和一个或更多个位线(BL)，每一位线包括连接至串组P沟道存储器单元的位线晶体管(BLT)，所述串组P沟道存储器单元包括N个串连的P沟道存储器单元以及一个源极线晶体管(SLT)连接至第n个存储器单元，包括下列步骤：
(a)施加第一电压于对应存储器单元阵列中每一被选取的存储器单元的每一位线(BL)；
(b)施加第二电压于每一位线晶体管(BLT)，其中所述第一电压比所述第二电压大；
(c)施加所述第二电压于每一源极线晶体管(SLT)；
(d)施加所述第二电压于对应每一未被选取的存储器单元的每一字线(WL)；以及
(e)施加第三电压于读取栅极，其中所述第三电压比所述第一和所述第二电压大。
12、如权利要求11所述的读取方法，其中所述第三电压介于编程状态(PV)与擦除状态(EV)之间。
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TW (1) TWI338302B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436850A (zh) * 2011-11-30 2012-05-02 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN105023611A (zh) * 2014-04-29 2015-11-04 爱思开海力士有限公司 Eprom单元阵列、其操作方法及包括其的存储器件
CN105895157A (zh) * 2014-05-12 2016-08-24 旺宏电子股份有限公司 降低临界电压的方法、非挥发性记忆体及其擦除操作方法
CN108701483A (zh) * 2016-02-23 2018-10-23 德克萨斯仪器股份有限公司 具有泄漏补偿的存储器电路
CN111279418A (zh) * 2018-01-24 2020-06-12 闪迪技术有限公司 减少存储器设备的冷读取中的读取干扰的注入类型
CN111462797A (zh) * 2018-12-19 2020-07-28 力旺电子股份有限公司 近内存计算系统及非挥发性内存单元
CN114864589A (zh) * 2021-02-05 2022-08-05 旺宏电子股份有限公司 半导体装置及其操作方法
CN115249502A (zh) * 2021-08-25 2022-10-28 杭州领开半导体技术有限公司 Nor闪存阵列及其数据写入方法、读取方法及擦除方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
WO2007135632A2 (en) * 2006-05-19 2007-11-29 Nxp B.V. Sonos memory device and method of operating a sonos memory device
US7657626B1 (en) 2006-09-19 2010-02-02 Enquisite, Inc. Click fraud detection
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US20080205140A1 (en) * 2007-02-26 2008-08-28 Aplus Flash Technology, Inc. Bit line structure for a multilevel, dual-sided nonvolatile memory cell array
US7826262B2 (en) * 2008-01-10 2010-11-02 Macronix International Co., Ltd Operation method of nitride-based flash memory and method of reducing coupling interference
JP2009301607A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 不揮発性半導体記憶装置およびその制御方法
US8390049B2 (en) * 2008-10-21 2013-03-05 Macronix International Co., Ltd. Structure of semiconductor device
TWI409958B (zh) * 2008-11-03 2013-09-21 Macronix Int Co Ltd 一種半導體元件結構
KR101569894B1 (ko) 2008-11-12 2015-11-17 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US8772905B2 (en) * 2008-12-30 2014-07-08 Micron Technology, Inc. Integration of resistors and capacitors in charge trap memory device fabrication
US8670278B1 (en) * 2009-03-27 2014-03-11 Cypress Semiconductor Corporation Method and apparatus for extending the lifetime of a non-volatile trapped-charge memory
US7869283B2 (en) * 2009-04-17 2011-01-11 Windbond Electronics Corp. Method for determining native threshold voltage of nonvolatile memory
WO2011049628A1 (en) * 2009-10-23 2011-04-28 Aplus Flash Technology, Inc. Novel punch-through free program scheme for nt-string flash design
TWI514387B (zh) * 2012-02-09 2015-12-21 Macronix Int Co Ltd 具有分段字線之熱輔助快閃記憶體
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US8995195B2 (en) 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9324439B1 (en) * 2014-10-20 2016-04-26 Sandisk Technologies Inc. Weak erase after programming to improve data retention in charge-trapping memory
KR102307059B1 (ko) * 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
KR20190050487A (ko) * 2017-11-03 2019-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
JP2022145020A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 メモリシステム

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE31083E (en) * 1979-02-15 1982-11-16 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
JPH0582795A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
JPH0555596A (ja) * 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
JPH06291332A (ja) * 1993-04-06 1994-10-18 Nippon Steel Corp 半導体記憶装置及びその使用方法
JP3878681B2 (ja) * 1995-06-15 2007-02-07 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
EP0843360A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US6469343B1 (en) * 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
FR2770328B1 (fr) * 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6026026A (en) * 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6005804A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Split voltage for NAND flash
US6140676A (en) * 1998-05-20 2000-10-31 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having an improved write speed
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6548825B1 (en) 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US6288943B1 (en) * 2000-07-12 2001-09-11 Taiwan Semiconductor Manufacturing Corporation Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate
US6556481B1 (en) * 2001-02-21 2003-04-29 Aplus Flash Technology, Inc. 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell
DE10117037A1 (de) * 2001-04-05 2002-10-17 Infineon Technologies Ag Speicherzellenarray mit einzeln adressierbaren Speicherzellen und Verfahren zur Herstellung desselben
US6720630B2 (en) 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
JP4901048B2 (ja) * 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100407573B1 (ko) * 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
TW495977B (en) * 2001-09-28 2002-07-21 Macronix Int Co Ltd Erasing method for p-channel silicon nitride read only memory
US6512696B1 (en) * 2001-11-13 2003-01-28 Macronix International Co., Ltd. Method of programming and erasing a SNNNS type non-volatile memory cell
US7115469B1 (en) * 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
CN1226782C (zh) * 2002-01-14 2005-11-09 联华电子股份有限公司 非易失性存储器元件的操作方法
US6605840B1 (en) * 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6784480B2 (en) * 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6897533B1 (en) * 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6912163B2 (en) * 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
US6815764B2 (en) * 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7115942B2 (en) * 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
EP1487013A3 (en) * 2003-06-10 2006-07-19 Samsung Electronics Co., Ltd. SONOS memory device and method of manufacturing the same
US20040256679A1 (en) * 2003-06-17 2004-12-23 Hu Yongjun J. Dual work function metal gates and method of forming
US6952369B2 (en) * 2003-08-04 2005-10-04 Ememory Technology Inc. Method for operating a NAND-array memory module composed of P-type memory cells
TWI220252B (en) * 2003-08-06 2004-08-11 Ememory Technology Inc Method for programming, erasing and reading a flash memory cell
US7012299B2 (en) * 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device
KR100562743B1 (ko) * 2003-10-06 2006-03-21 동부아남반도체 주식회사 플래시 메모리 소자의 제조방법
CN100367504C (zh) * 2003-10-28 2008-02-06 联华电子股份有限公司 适用于快闪和字节操作的非易失存储技术
KR100579844B1 (ko) * 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US20050145922A1 (en) * 2003-12-30 2005-07-07 Joseph Farley EEPROM and flash EEPROM
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7187590B2 (en) * 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7164603B2 (en) * 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7190614B2 (en) * 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7180125B2 (en) * 2004-08-16 2007-02-20 Chih-Hsin Wang P-channel electrically alterable non-volatile memory cell
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
TWI297154B (en) 2005-01-03 2008-05-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
EP1677311B1 (en) 2005-01-03 2010-12-15 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) * 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7193900B2 (en) * 2005-01-18 2007-03-20 Mammen Thomas CACT-TG (CATT) low voltage NVM cells
US20090039417A1 (en) * 2005-02-17 2009-02-12 National University Of Singapore Nonvolatile Flash Memory Device and Method for Producing Dielectric Oxide Nanodots on Silicon Dioxide
TWI282554B (en) * 2005-03-23 2007-06-11 Powerchip Semiconductor Corp Method for operation P-channel memory
KR100644405B1 (ko) * 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7468299B2 (en) * 2005-08-04 2008-12-23 Macronix International Co., Ltd. Non-volatile memory cells and methods of manufacturing the same
US7629641B2 (en) * 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US8846549B2 (en) * 2005-09-27 2014-09-30 Macronix International Co., Ltd. Method of forming bottom oxide for nitride flash memory
TWI287868B (en) * 2005-11-17 2007-10-01 Ememory Technology Inc Single-poly non-volatile memory device
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20070181937A1 (en) * 2006-02-09 2007-08-09 Yen-Tai Lin P-channel non-volatile memory and operating method thereof
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
US8325530B2 (en) * 2006-10-03 2012-12-04 Macronix International Co., Ltd. Cell operation methods using gate-injection for floating gate NAND flash memory

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436850B (zh) * 2011-11-30 2014-07-23 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN102436850A (zh) * 2011-11-30 2012-05-02 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN105023611B (zh) * 2014-04-29 2019-12-06 爱思开海力士有限公司 Eprom单元阵列、其操作方法及包括其的存储器件
CN105023611A (zh) * 2014-04-29 2015-11-04 爱思开海力士有限公司 Eprom单元阵列、其操作方法及包括其的存储器件
CN105895157A (zh) * 2014-05-12 2016-08-24 旺宏电子股份有限公司 降低临界电压的方法、非挥发性记忆体及其擦除操作方法
CN105895157B (zh) * 2014-05-12 2019-08-20 旺宏电子股份有限公司 降低临界电压的方法、非挥发性记忆体及其擦除操作方法
CN108701483A (zh) * 2016-02-23 2018-10-23 德克萨斯仪器股份有限公司 具有泄漏补偿的存储器电路
CN108701483B (zh) * 2016-02-23 2023-03-14 德克萨斯仪器股份有限公司 具有泄漏补偿的存储器电路
CN111279418A (zh) * 2018-01-24 2020-06-12 闪迪技术有限公司 减少存储器设备的冷读取中的读取干扰的注入类型
CN111279418B (zh) * 2018-01-24 2023-05-23 闪迪技术有限公司 减少存储器设备的冷读取中的读取干扰的注入类型
CN111462797A (zh) * 2018-12-19 2020-07-28 力旺电子股份有限公司 近内存计算系统及非挥发性内存单元
CN111462797B (zh) * 2018-12-19 2022-03-08 力旺电子股份有限公司 近内存计算系统及非挥发性内存单元
CN114864589A (zh) * 2021-02-05 2022-08-05 旺宏电子股份有限公司 半导体装置及其操作方法
CN115249502A (zh) * 2021-08-25 2022-10-28 杭州领开半导体技术有限公司 Nor闪存阵列及其数据写入方法、读取方法及擦除方法

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