CN1705101A - p通道电荷捕捉记忆元件的编程与擦除方法 - Google Patents
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Abstract
本发明是关于一种p通道电荷捕捉记忆元件的编程与擦除方法，其中记忆元件包括一n型基底与形成于其上的数个记忆单元，每一记忆单元对应一字线、一第一位线与一第二位线，且记忆单元包含用来各储存一个位信息的第一位部位与第二位部位。这种方法包括藉由供应一第一负偏压至一被选记忆单元的字线与供应一接地偏压至第一与第二位线来重设被选记忆单元，以及藉由供应一第一正偏压至被选记忆单元的字线、供应一第二负偏压至被选记忆单元的第一位线及供应一接地偏压至被选记忆单元的第二位线来编程被选记忆单元的第一位部位。
Description
技术领域
本发明涉及一种记忆元件，且特别是涉及一种利用能带间穿隧(band-to-band tunneling，BTBT)诱导电子注入的新快闪记忆元件的p通道电荷捕捉记忆元件的编程与擦除方法。
背景技术
目前已广泛地使用记忆元件来作信息的非挥发性储存。举例来说，这种记忆元件包括只读存储器(ROM)(存储器即为记忆体，以下皆称为存储器)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、可电除可编程只读存储器(EEPROM)以及快闪EEPROM。而一种快闪存储器通常是指一种快闪EEPROM，其可一次擦除数据(数据即为资料，以下皆称为数据)区块(blocks of data)代替一位组。
快闪记忆元件通常包括排列成行与列的一记忆单元矩阵(矩阵即为阵列，以下皆称为矩阵)。每个记忆单元(单元即为胞，以下皆称为单元)包括一个MOS晶体管(晶体管即为电晶体，以下皆称为晶体管)结构，其具有闸极、汲极、源极与定义于汲极及源极间的一通道。闸极对应于一字线(字线即为字元线，以下皆称为字线)，且汲极或源极对应于记忆矩阵的一位线(位线即为位元线，以下皆称为位线)。传统快闪记忆单元的闸极通常是一双重闸极(dual-gate)结构，包含一控制闸极与一浮置闸极，其中浮置闸极是夹在两介电层间，以捕捉载子如电子，去“编程”单元。换言之，在一个传统的单元中，一第一介电层是形成于通道上、而浮置闸极是形成于第一介电层上、一第二介电层形成于浮置闸极上，以及一控制闸极最后形成于第二介电层上。
在编程期间，一组编程偏压被供应至被选字线与位线。在编程状态中，对应于被选字线与位线的一或多个记忆单元被施加偏压。对于单一记忆单元而言，供应至其源极与汲极的不同偏压产生一个沿着其通道的电场，藉由这样使电子获得足够的能量以便经由第一介电层穿隧至浮置闸极并于此变成被储存。由于在浮置闸极中被储存的电子，记忆单元的启始电压会被更改。而启始电压的变化将决定记忆单元是否被编程。
为了读取一记忆单元，供应读取偏压以及一感测元件读取通过记忆单元的电流。如果一记忆单元被编程，或是具有电子被储存于其浮置闸极的话，其电流程度(current level)将会不同于未被编程的记忆单元。因此，根据被测得的电流程度，感测元件能够决定每一记忆单元的状态。
为了擦除储存于一快闪记忆单元中的信息，向那里供应擦除偏压，以便迫使电子藉由已知的FN(Fowler-Nordheim)穿隧机制穿隧出浮置闸极。
不过，关于传统快闪存储器仍存在一些问题，譬如高耗能与编程及读取干扰(disturbance)。高耗能是因为在编程与擦除操作时需要高编程与擦除电压诱使电子穿隧。而编程及读取干扰则与发生在非被选邻近记忆单元的漏电流有关。
干扰发生于当记忆矩阵中的被选记忆单元被读取或是编程时，共享相同字线或位线的其余非被选记忆单元会因为被选记忆单元的电子穿隧而遭受漏电流，且储存在非被选记忆单元的浮置闸极中的电子损失将导致状态由“被编程”到“被擦除”的改变。读取干扰将进一步在图1中作解释，其显示一快闪记忆矩阵包括有传统的浮置闸极记忆单元。
请参阅图1所示，一快闪记忆矩阵100包含数条字线WL1、WL2、…WL6与数条位线BL1、BL2、…BL5。字线与位线的每一交叉处定义一记忆单元。每个记忆单元还包括一浮置闸极(未标号)。如图示，对应至字线WL3以及位线BL2与BL3的一记忆单元A藉由加偏压至对应的字线及位线而被选择。举例来说，单元A是藉由加3V偏压至字线WL3、加0.3V偏压至位线BL2与加1.5V偏压至位线BL 3。字线WL1、WL2、WL4、WL5、WL6被接地(0V)，而位线BL1、BL4、BL5则未加偏压或是浮置的(F)。在这种加偏压状态下，储存于单元A中的信息可被读取。
同时，与单元A共享相同字线或位线的记忆单元也处于某种偏压下。举例来说，单元B与单元A共享字线WL3与位线BL2。因此，假定位线BL2对应于单元B的汲极，而在单元B的闸极与汲极间会存有电场，这将会在单元B中引起漏电流。穿过单元B的漏电流是根据其启始电压，而启始电压轮到依据浮置闸极中的电子密度。换言之，较低的启始电压将导致较高的漏电流。同样地，由于分别在位线BL2与位线BL3的偏压，单元C与D也会遭受漏电流。穿过附近单元如单元B、C与D的漏电流将流经位线BL2与位线BL3，并可能产生单元A的感测失误。
由此可见，上述现有的记忆元件的编程与擦除方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决记忆元件的编程与擦除方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的记忆元件的编程与擦除方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的p通道电荷捕捉记忆元件的编程与擦除方法，能够改进一般现有的记忆元件的编程与擦除方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的记忆元件的编程与擦除方法存在的缺陷，而提供一种新的p通道电荷捕捉记忆元件的编程与擦除方法，所要解决的技术问题是使其在记忆元件读取或编程期间对邻近记忆元件的干扰将被大大降低，从而更加适于实用。
本发明的另一目的在于，提供一种新的p通道电荷捕捉记忆元件的编程与擦除方法，所要解决的技术问题是使其可省去在捕捉层中产生载子的电浆照射(plasma radiation)，从而更加适于实用。
本发明的再一目的在于，提供一种记忆元件，所要解决的技术问题是使其可降低记忆阵列中的干扰(disturbance)，从而更加适于实用。
本发明的还一目的在于，提供一种记忆元件，所要解决的技术问题是使其以达到比藉由电洞注入编程或抹除之记忆元件高的效率及速率，从而更加适于实用。
本发明的又一目的在于，提供一种记忆元件，所要解决的技术问题是使其可提供较佳的数据保持特性。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种操作记忆元件的方法，其中该记忆元件包括一n型基底与形成于其上的多数个记忆单元，每一记忆单元包含一控制闸极、一源极区、一汲极区、定义于该源极区与该汲极区间的一通道区、在该通道区上提供的一捕捉层、在该捕捉层与该通道区间提供的一第一绝缘层以及在该捕捉层与该控制闸极间提供的一第二绝缘层，其中该控制闸极对应于一字线、该源极区对应于一第一位线且该汲极区对应于一第二位线，以及其中每一记忆单元包含用来各储存一个位信息的一第一位部位与一第二位部位，其包括以下步骤：重设一被选记忆单元，包括：供应一第一负偏压至该被选记忆单元的该字线；以及供应一接地偏压至该第一位线与该第二位线；以及编程该被选记忆单元的该第一位部位，包括：供应一第一正偏压至该被选记忆单元的该字线；供应一第二负偏压至该被选记忆单元的该第一位线；以及供应一接地偏压至该被选记忆单元的该第二位线。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的操作记忆元件的方法，其更包括提供邻接对应的该第一位线的该记忆单元的该第一位部位作为该捕捉层的一部分，并提供邻接对应的该第二位线的一第二位部位作为该捕捉层的一部分。
前述的操作记忆元件的方法，其更包括藉由第一与第二电子穿隧程序重设该被选记忆单元，其中在该第一穿隧程序中，电子从该被选记忆单元的该控制闸极经由该被选记忆单元的该第二绝缘层穿隧到该被选记忆单元的该捕捉层内，以及在该第二穿隧程序中，电子从该被选记忆单元的该捕捉层经由该被选记忆单元的该第一绝缘层穿隧出来再到该被选记忆单元的该通道区内。
前述的操作记忆元件的方法，其更包括当该被选记忆单元被重设时，达到在该第一与该第二电子穿隧程序间的一动态平衡。
前述的操作记忆元件的方法，其更包括擦除该被选记忆单元，包括：供应一第三负偏压至该被选记忆单元的该字线，其中该第二负偏压具有一预先决定的高值；以及供应一接地偏压至该被选记忆单元的该第一位线与该第二位线。
前述的操作记忆元件的方法，其更包括供应等于该第一负偏压的该第三负偏压。
前述的操作记忆元件的方法，其更包括当该被选记忆单元被擦除时，达到在该第一与该第二电子穿隧程序间的该动态平衡。
前述的操作记忆元件的方法，其中编程该被选记忆单元的该第一位导致电子的穿隧至邻接该被选记忆单元的该第一位线的该捕捉层的一部分中。
前述的操作记忆元件的方法，其更包括编程该被选记忆单元的该第二位，包括：供应一第二正偏压至该被选记忆单元的该字线；供应一第三负偏压至该被选记忆单元的该第二位线；以及供应该接地偏压至该被选记忆单元的该第一位线。
前述的操作记忆元件的方法，其更包括读取该被选记忆单元的该第一位部位，包括：供应一第二正偏压至该被选记忆单元的该字线；供应一接地偏压至该被选记忆单元的该第一位线；以及供应一第三负偏压至该被选记忆单元的该第二位线。
前述的操作记忆元件的方法，其更包括供应该第二正偏压，其是在该被选记忆单元的该第一位部位或该第二位部位被编程之前小于该记忆单元的被编程的该第一位部位的一启始电压且大于该被选记忆单元的一启始电压。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件的操作方法，其中该记忆元件包括一半导体基底、形成于该基底中的多数个不连续位线，每一不连续位线包含互相间隔开的多数个扩散区，以及形成于该基底上的多数个字线，其中该些字线与该些不连续位线定义多数个记忆单元，每一记忆单元对应于一个字线与该些不连续位线的该些扩散区中的两个连贯的扩散区，且其中每一不连续位线具有一第一端与一第二端，其包括以下步骤：选择一个记忆单元，包括：供应一开启电压至所有该些字线，除了一被选记忆单元的该字线；以及供应一接地偏压至所有该些不连续位线的该第一端与该第二端，除了该被选记忆单元的该不连续位线；以及操作该被选记忆单元。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件的操作方法，其更包括：提供具有一n型传导性的该半导体基底；提供具有一p型传导性的该些扩散区；以及供应如一负电压的该开启电压。
前述的记忆元件的操作方法，其中操作该被选记忆单元包括重设该被选记忆单元，其包括：供应一第一负偏压至该被选记忆单元的该字线；以及供应该接地偏压至该被选记忆单元的该不连续位线的该第一端与该第二端。
前述的记忆元件的操作方法，其更包括提供每一记忆单元的该字线作为一层控制闸极，以及提供每一记忆单元包含一n型基底、定义于对应的该两个连贯的扩散区之间的一通道区、在该通道区上提供的一捕捉层、在该捕捉层与该通道区间提供的一第一绝缘层以及在该捕捉层与该控制闸极间提供的一第二绝缘层。
前述的记忆元件的操作方法，其更包括藉由第一与第二电子穿隧程序重设该被选记忆单元，其中在该第一穿隧程序中，电子从该被选记忆单元的该控制闸极经由该被选记忆单元的该第二绝缘层穿隧到该被选记忆单元的该捕捉层内，以及在该第二穿隧程序中，电子从该被选记忆单元的该捕捉层经由该被选记忆单元的该第一绝缘层穿隧出来再到该被选记忆单元的该通道区内。
前述的记忆元件的操作方法，其更包括当该被选记忆单元被重设时，达到在该第一与该第二电子穿隧程序间的一动态平衡。
前述的记忆元件的操作方法，其中操作该被选记忆单元更包括擦除该被选记忆单元，包括：供应一第二负偏压至该被选记忆单元的该字线，其中该第二负偏压具有一高值；以及供应该接地偏压至该被选记忆单元的该第一位线与该第二位线。
前述的记忆元件的操作方法，其更包括供应等于该第一负偏压的该第二负偏压。
前述的记忆元件的操作方法，其更包括当该被选记忆单元被擦除时，达到在该第一与该第二电子穿隧程序间的该动态平衡。
前述的记忆元件的操作方法，其中每一记忆单元包括一第一位部位与一第二位部位，以及操作该被选记忆单元包括编程该被选记忆单元的该第一位部位，其包括：供应一正偏压至该被选记忆单元的该字线；供应一负偏压至该被选记忆单元的该不连续位线的该第一端；以及供应该接地偏压至该被选记忆单元的该不连续位线的该第二端。
前述的记忆元件的操作方法，其中每一记忆单元包括一第一位部位与一第二位部位，以及操作该被选记忆单元包括读取该被选记忆单元的该第一位部位，其包括：供应一正偏压至该被选记忆单元的该字线；供应一接地偏压至该被选记忆单元的该不连续位线的该第一端；以及供应一负偏压至该被选记忆单元的该不连续位线的该第二端。
前述的记忆元件的操作方法，其更包括供应该正偏压，其是小于当该记忆单元的该第一位部位被编程时的该记忆单元的该第一位部位的一启始电压，且大于该记忆单元的该第一位部位或该第二位部位未被编程之前的该被选记忆单元的一启始电压。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括：一半导体基底；多数个不连续位线，形成于该基底中，其中每一不连续位线包含互相间隔的多数个扩散区；一第一绝缘层，形成于该基底上；一捕捉层，形成于该第一绝缘层上；一第二绝缘层，形成于该捕捉层上；以及多数个字线，形成于该第二绝缘层上，其中该些字线与该些位线定义多数个记忆单元，每一记忆单元对应于一个字线与该些不连续位线的该些扩散区中的两个连贯的扩散区，且其中每一记忆单元包含由对应的该字线与对应的两个连贯的扩散区所形成的一晶体管。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件，其中所述的半导体基底的传导型态是n型，以及该些扩散区的传导型态是p型。
前述的记忆元件，其中所述的捕捉层包括氧化铝与氧化铪其中之一。
前述的记忆元件，其中所述的第二绝缘层包括氧化铝。
前述的记忆元件，其中所述的每一该些字线包括一材质是选自包括多晶硅、金属、硅化金属或金属与硅化金属的组合的族群。
前述的记忆元件，其中所述的每一该些字线包括具有一高功函数的一金属层。
前述的记忆元件，其中所述的每一记忆单元与另一记忆单元共享该两个连贯的扩散区中至少一个。
前述的记忆元件，其中所述的每一记忆单元储存两个位的信息，包含邻接对应的两个扩散区其中的一的一第一位以及邻接对应的两个扩散区其中的另一的一第二位。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括：一n型基底；一第一p型扩散区，形成于该基底中对应于一第一位线；一第二p型扩散区，形成于该基底中对应于一第二位线；一通道区，定义为该第一p型扩散区与该第二p型扩散区之间的一部分该基底；一第一绝缘层，形成于该通道区上；一捕捉层，提供形成于该第一绝缘层上；一第二绝缘层，形成于该捕捉层上；以及一控制闸极，形成于该第二绝缘层上对应于一字线，其中该捕捉层包括用来储存一第一位信息的一第一部位及用来储存一第二位信息的一第二部位。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括：一半导体基底；多数个位线，每一位线包含一扩散区，该些位线形成于该基底中；一第一绝缘层，形成于该基底上；一捕捉层，形成于该第一绝缘层上；一第二绝缘层，形成于该捕捉层上；以及多数个字线，形成于该第二绝缘层上，其中该些字线与该些位线定义多数个记忆单元，每一记忆单元对应于一个字线与两个相邻的位线，且其中每一记忆单元包含由对应的该字线与对应的两个相邻的位线所形成的一晶体管。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆元件，其中所述的该半导体基底的传导型态是n型，以及该些位线的传导型态是p型。
前述的记忆元件，其中所述的捕捉层包括氧化铝与氧化铪其中之一。
前述的记忆元件，其中所述的第二绝缘层包括氧化铝。
前述的记忆元件，其中所述的每一该些字线包括一材质是选自包括多晶硅、金属、硅化金属或金属与硅化金属的组合的族群。
前述的记忆元件，其中所述的每一该些字线包括具有一高功函数的一金属层。
前述的记忆元件，其中所述的每一记忆单元与另一记忆单元共享该两个相邻的位线中至少一个。
前述的记忆元件，其中所述的每一记忆单元储存两个位的信息，包含邻接两个相邻的位线其中的一的一第一位以及邻接两个相邻的位线其中的另一的一第二位。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明是关于一种p通道电荷捕捉记忆元件的编程与擦除方法，其中记忆元件包括一n型基底与形成于其上的数个记忆单元，每一记忆单元对应一字线、一第一位线与一第二位线，且记忆单元包含用来各储存一个位信息的第一位部位与第二位部位。这种方法包括藉由供应一第一负偏压至一被选记忆单元的字线与供应一接地偏压至第一与第二位线来重设被选记忆单元，以及藉由供应一第一正偏压至被选记忆单元的字线、供应一第二负偏压至被选记忆单元的第一位线及供应一接地偏压至被选记忆单元的第二位线来编程被选记忆单元的第一位部位。
借由上述技术方案，本发明p通道电荷捕捉记忆元件的编程与擦除方法至少具有下列优点：
1、因为电子注入效应通常高于电洞注入，所以根据本发明的记忆元件因此具有比藉由电洞注入编程或擦除的记忆元件高的效率及速率。藉由测量闸极电流对汲极电流的比例，电子注入效率可达10-2。
2、因为电子穿隧对穿隧氧化层造成的损害较电洞穿隧少，所以根据本发明的记忆元件提供较佳的数据保持特性。
3、由于根据本发明的记忆元件是藉由达到经第一与第二绝缘层的电子穿隧间的平衡而被重设或擦除，所以记忆元件不需要可能在捕捉层中产生载子的电浆照射(plasma radiation)。
综上所述，本发明p通道电荷捕捉记忆元件的编程与擦除方法，克服现有的操作记忆元件的方法存在的缺陷，而提供一种新的p通道电荷捕捉记忆元件的编程与擦除方法，使其在记忆元件读取或编程期间对邻近记忆元件的干扰将被大大降低。另外，本发明提供一种新的p通道电荷捕捉记忆元件的编程与擦除方法，使其可以省去在捕捉层中产生载子的电浆照射(plasma radiation)。另外，本发明还提供一种记忆元件，使其可以降低记忆阵列中的干扰(disturbance)。再次，本发明的还提供一种记忆元件，使其可以达到比藉由电洞注入编程或抹除的记忆元件高的效率及速率。本发明又提供一种记忆元件，使其可以提供较佳的数据保持特性。其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的方法公开发表或使用而确属创新，其不论在方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的记忆元件的编程与擦除方法具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。
附图说明
图1为一种传统快闪记忆矩阵的电路图并显示关于这种传统快闪记忆矩阵的漏电流问题。
图2为依照本发明的一种记忆单元示意图。
图3A-3E是图2的记忆单元的操作示意图。
图4是依照本发明在重设与擦除操作期间一记忆单元的启始电压变动的模拟结果图。
图5是依照本发明的一第一实施例的记忆元件示意图。
图6是依照本发明的一第二实施例的记忆元件示意图。
图7是图6中的6-6’线的记忆元件的剖面示意图。
100：记忆矩阵
202：基底
204、206、S/D：扩散区
208：通道区
210、610：闸极结构
212、216、612、616：绝缘层
214、614：捕捉层
218、618：控制闸极
500、600：记忆元件
A、B、C、D、200：记忆单元
Bit-1、Bit-2：位
BL1、BL2、…BL5、B1、B2、B3：位线
WL1、WL2、…WL6、W1、W2、W3、W4：字线
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的p通道电荷捕捉记忆元件的编程与擦除方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
对于本发明的较佳实施例将详细地作出参照，而其范例将于附图中说明。只要可能，相同的标号将用于所有的图中，以归类于相同或相似的部分。
根据本发明，提供了一种新的快闪记忆元件，其是一种利用能带间穿隧诱导电子注入(Band-To-Band Tunneling induced Hot Electroninjection，BTBTHE)的方法。这种记忆元件可包括含有一矩阵记忆单元的一个记忆矩阵。
请参阅图2所示，显示依照本发明的一种举例用记忆单元200的单元结构。如图2所示，在此提供具有两个扩散区204与206形成于其中的一半导体基底202。半导体基底202可包括任一传统半导体材料，如硅。一方面，基底202是以n型杂质掺杂的，而扩散区204与206是以p型杂质掺杂的。有一多层闸极结构210形成于一通道区208上，而通道区208是定义于源极204与汲极206间的半导体基底202内。闸极结构210包括一第一绝缘层212、一捕捉层(trapping layer)214、一第二绝缘层216及一控制闸极218。第一绝缘层212可包括二氧化硅、捕捉层214可包括氮化硅、第二绝缘层216可包括二氧化硅以及控制闸极218可包括多晶硅、金属、硅化金属或其组合。因此，记忆元件200是一种p型MOS晶体管，且分别具有扩散区204与206作为其源极与汲极。
一方面，控制闸极218对应于记忆矩阵的一字线，且源极204与汲极206对应于记忆矩阵的位线。因此，每一记忆单元具有一条对应的字线与一双对应的位线，或是一第一位线与一第二位线。
图2显示记忆单元200在被编程前的捕捉层214中电子分布轮廓。应知显示于图2中的电子轮廓不是按照比例绘示的。也应知一个MOS结构通常是对称且源极和汲极是可替换的。因此，在之前及下面描述中，记忆单元200的源极和汲极或是第一与第二位线可互相替换而不致于影响其功效或本发明的范围。
因为捕捉层214是非导电的，所以当载子穿隧到捕捉层214中时，载子会于此被捕捉并变成相对不能动的。藉由控制控制闸极218、源极204与汲极206上的偏压，可以控制载子要穿隧至捕捉层214的哪一部分。因此，捕捉层214可被分成两个部分，一第一位与一第二位，各用于一位信息的储存。一方面，第一位对应于邻接第一位线或源极204的捕捉层214的一部分，而第二位对应于邻接第二位线或汲极206的捕捉层214的一部分。藉由控制载子要穿隧至捕捉层214的哪一部分，第一位与第二位可被分别编程、读取或擦除。因为一个MOS结构的源极与汲极通常可互相替换，所以记忆单元200的第一位的编程或读取方法也可适用于编程或读取第二位。因此，在此仅描述用于第一位的方法。
接下来请参阅图3A～3E与图4所示来说明记忆单元200的操作。
请参阅图3A所示，记忆单元200首先藉由向那里供应一第一组偏压而被重设。具体而言，加一高的负偏压如-20V至字线或控制闸极218，以及将第一位线或源极204与第二位线或汲极206接地。基底202同样是接地。因此，通过闸极结构210产生一强垂直电场。在强电场下，会发生两个电子穿隧程序(electron tunneling process)。在第一穿隧程序中，电子从控制闸极218经由第二绝缘层216穿隧到捕捉层214内。而在第二穿隧程序中，电子从捕捉层214经由第一绝缘层212穿隧出来再到通道区208内。在两个被定义为记忆单元200的重设状态的穿隧程序间可达到一动态平衡。一方面，在动态平衡下，在捕捉层214中的电子浓度将使记忆元件200的一启始电压(threshold voltage，Vth)为负的。因此，只要Vg-Vd＜Vth或Vg-Vs＜Vth即可开启记忆元件200，其中Vg是在控制闸极218的偏压、Vd是在汲极206的偏压以及Vs是在源极204的偏压。所以，记忆元件200在重设状态下是一个空乏模式(depletion mode)的MOS晶体管。
请参阅图3B所示，记忆单元200的第一位是藉由向那里供应一第二组偏压而被编程，其中加一正偏压如5V至字线或控制闸极218、加一负偏压如-5V至记忆单元200的第一字线或源极204以及将第二位线或汲极206与基底202接地。因此，源极204与基底202间的连接被反向地加偏压，以于其间产生一深空乏区。由于深空乏区以及一强电场横过这个连接，因此电子从源极204一侧的价键穿隧至基底202一侧的传导键，且被因加在第一与第二位线的偏压所产生的电场而沿通道区208被加速。当电子沿通道区208被加速并达到高能量时，由于正的控制闸极偏压而造成的垂直电场，把一些电子“拉”出通道区208并把这些电子注入捕捉层214中。换言之，电子经由第一绝缘层212穿隧至捕捉层214中。因为电子在源极204或第一位线邻近得到大部分能量，所以它们穿隧至邻近第一位线的捕捉层的一部分。因此，在捕捉层的那一部分中，电子的分布轮廓被更改以使电子密度更高。为了帮助说明，一被编程位的启始电压可被定义成记忆单元的控制闸极与接近此位线的通道的产生所需的对应的位线间的电位下降(potential drop)。根据前述的编程方法，当记忆单元200的第一位被编程时，接近源极204的捕捉层214中的电子浓度会被增加。因此，容易在接近源极-基底连接的通道区208中产生一p型通道。换言之，Vth1高于Vth。一方面，在重设状态中的记忆单元200的第一位与第二位都被视为在一逻辑低状态或“0”，且在以前述方法编程后，被编程位可被视为在状态“1”或一逻辑高状态中。在编程操作期间，因为记忆单元200是关闭的，所以漏电流非常小。
请参阅图3C所示，为了读取记忆单元200的第一位，向那里供应一第三组偏压。具体而言，如图3C所示，加一正偏压如2.5V至字线或控制闸极218、第一位线或源极204接地，以及加一负偏压如-1.6V至第二位线或汲极206。由于源极204与汲极206间的偏压差异，在记忆单元200外部的一感测电路(图中未示)接着感测流经通道208的电流。一方面，在控制闸极218的偏压与在源极204的偏压间的差异是介于Vth1与Vth之间，即Vth＞Vg-Vs＞Vth1。因此，如果第一位被编程的话其将被开启，以及如果在重设状态中则会将被关掉。藉由感测流经记忆单元200的电流，将可决定第一位是否被编程。
请参阅图3D所示，显示编程记忆元件200的第二位的偏压情形。如图3D所示，第二位以与第一位相同的方式被编程，因此于此将不再描述其详情。
请参阅图3E所示，为了擦除记忆单元200，向那里供应一第四组偏压。一方面，第四组偏压可与第一组偏压相同，即加一高的负偏压如-20V至字线或控制闸极218，以及将第一位线或源极204、第二位线或汲极206以及基底202全部接地。在此偏压条件下，可轻易达到前述两个电子穿隧程序间的相同动态平衡，且记忆单元200被恢复成重设状态。
请参阅图4所示，是依照本发明在重设与擦除操作期间一记忆单元的启始电压变动的模拟结果图，其中圆形是指重设操作期间时间对启始电压的变动，而三角形是指擦除操作期间一编程位的启始电压的变动。这个模拟假定第一绝缘层212的厚度是54埃、捕捉层214的厚度是60埃及第二缘层216的厚度是90埃。
如图4所示，在重设操作前，记忆单元可包括一增大模式的p-MOS晶体管且其启始电压是负的，例如大概-1.3V。在重设之后，启始电压将转变成一正值，例如大概1.5V。如果一位的记忆单元被编程，则此位的启始电压大概是3.0V。在被编程的位被擦除之后，其启始电压将被恢复至在重设状态的值，即大概1.5V。图4也指出在重设或擦除后的启始电压对时间的关系曲线，因为如前所述，在记忆单元被重设或擦除后将达到两个电子穿隧程序间相同的动态平衡。
一方面，控制闸极218可包括N+多晶硅、P+多晶硅或金属层。另一方面，控制闸极218的金属具有一高功函数(work function)，能产生控制闸极218与第二绝缘层216间的一阻碍(barrier)。这种阻碍将阻止电子从控制闸极218注入捕捉层214。再一方面，第二绝缘层216可包括一高介电材质，例如氧化铝(Al2O3)，以在重设或擦除操作期间降低此处的电场。又一方面，捕捉层214可包括其它捕捉材质，例如氧化铝或氧化铪(HfO2)。此外，另一方面，需控制第一绝缘层212的厚度，以便提供擦除速度与保持特性(retention property)间的一良好平衡。当第一绝缘层212的厚度较薄时，记忆单元200的擦除会较快且记忆状态的保持时间会较短。另一方面，当第一绝缘层212的厚度较厚时，擦除会变得较慢但保持时间会变得较长。
同样与本发明相符，可排列数个记忆单元以形成一记忆矩阵(memoryarray)。一方面，记忆矩阵被形成为一虚拟接地矩阵(virtual groundarray)，其中位线被埋入扩散区，且字线是闸极接触窗，如多晶硅条纹(stripe)。在一行中的记忆单元共享相同的位线或埋入式扩散区，且在一列中的记忆单元共享相同的字线。所以，记忆矩阵是无接触(contact-less)及不需任何场隔离物(field isolation)。因此，本发明可实现一高密度的记忆元件。
请参阅图5所示，显示一记忆元件500，其包括数个排列成虚拟接地矩阵的记忆单元200。记忆元件500包含多条字线W1、W2、W3、W4…与多条位线B1、B2、B3…。字线与位线的交错处定义有多个记忆单元，且每个记忆单元具有如记忆单元200的相同结构。举例来说，记忆单元A被字线W2与位线B1、B2定义，其中记忆单元A的闸极对应至字线W2、记忆单元A的源极对应至位线B1以及记忆单元A的汲极对应至位线B2。记忆单元B被字线W2与位线B2、B 3定义。记忆单元C被字线W1与位线B1、B2定义。同样如图5所示，在记忆矩阵500中的每一记忆单元可包含两位的信息，其相对应的储存位置被分别标示为Bit-1与Bit-2。
使用本发明的读取或编程方案，可降低记忆矩阵500中的干扰(disturbance)。例如，当编程单元A的Bit-1时，位线B1接地、位线B2被加-5V的偏压、字线W2被加5V的偏压而其余字线W1、W3、W4是接地。在这种偏压条件下，单元A的Bit-1将被编程，而单元C的Bit-1因为在其字线的偏压为0V所以被保护不受干扰。为保护单元B的Bit-2不受干扰，位线B3被加-3V的偏压，藉以阻止单元B中的电子注入。
请参阅图6与图7所示，图6显示依照本发明的另一记忆元件600，且图7是沿6-6’线的记忆元件600的剖面示意图。记忆元件600包含多条字线W1、W2、W3等。记忆元件600还包含互相分隔开的数个扩散区，其在图6与7中被标为“S/D”。而扩散区“S/D”被排列成数行，每一行形成一条不连续的位线。更详细地，直接位于每一字线下面并在邻近的扩散区S/D间的基底区域是作为这些扩散区之间的一通道区。如图6所示，记忆元件600包括多条不连续的位线B1、B2、B3等，以及每条不连续的位线B1、B2、B3包含一些相间隔的扩散区“S/D”。因此，每一字线与一条不连续的位线的两个连贯的扩散区“S/D”形成一晶体管，或是记忆元线600的一记忆单元，而且连贯的晶体管被串联连接。每一个这种晶体管与其它晶体管沿相同的不连续的位线共享一扩散区。为了说明的方便性，假定每一记忆单元如图6所示，其两个扩散区“S/D”中的上面那一个是源极，而其两个扩散区“S/D”中的下面那一个是汲极。而所属技术领域中具有通常知识者应知“上面”与“下面”仅是与图6所示的记忆元件的方位相关的描述用语。每一记忆单元可储存两位的信息，一第一位Bit-1邻接其源极、一第二位Bit-2邻接其汲极。同样显示于图6中的是单元A被字线W2与不连续的位线B2定义以及单元B被字线W1与不连续的位线B2定义。在记忆元件600中的每个不连续的位线包含一上端与一下端，且可在上端与下端施加不同偏压。一方面，每一字线可具有一闸极结构610，其包括一第一绝缘层612、一捕捉层614、一第二绝缘层616及一控制闸极618，如图7所示。第一绝缘层612可包括二氧化硅、捕捉层614可包括氮化硅、第二绝缘层616可包括二氧化硅以及控制闸极618可包括多晶硅、金属、硅化金属或其组合。
为选择记忆元件600中的一记忆单元，例如单元A，则所有字线除了W2外被加一开启电压(turn-on voltage)的偏压，且所有不连续的位线除了B2外的上端与下端被接地。一方面，记忆单元的晶体管是p型MOS晶体管，而开启电压是一负电压，例如是-7V。所以，沿着不连续的位线B2的全部的晶体管除了单元A外都被开启。
然后，为了编程、擦除或读取单元A，供应个别组偏压至字线W2与不连续的位线B2。举例来说，为了编程单元A的Bit-1，在字线W2加5V的偏压、在不连续的位线B2的上端加负电压-5V的偏压以及不连续的位线B2的下端是接地。因为沿不连续的位线B2的所有其它晶体管被开启，所以单元A的源极被加-5V偏压以及单元A的汲极被加0V偏压。在这样的偏压条件下，单元A的Bit-1被编程。同样地，不同组偏压可被供应至字线W2以及不连续的位线B2的个别端，以读取或擦除单元A的Bit-1。
与传统记忆元件结构相较下，其中邻近的记忆单元可共享相同字线与一位线，而记忆元件600中没有记忆单元与其它记忆单元共享相同字线与至少一位线。因此，在记忆单元读取或编程期间对邻近记忆单元的干扰将被大大降低。
根据本发明包括记忆单元的一种记忆元件具有较传统记忆元件佳的数个优点。首先，因为电子注入效应通常高于电洞注入，所以根据本发明的记忆元件因此具有比藉由电洞注入编程或擦除的记忆元件高的效率及速率。藉由测量闸极电流对汲极电流的比例，电子注入效率可达10-2。
第二，因为电子穿隧对穿隧氧化层造成的损害较电洞穿隧少，所以根据本发明的记忆元件提供较佳的数据保持特性。
最后，由于根据本发明的记忆元件是藉由达到经第一与第二绝缘层的电子穿隧间的平衡而被重设或擦除，所以记忆元件不需要可能在捕捉层中产生载子的电浆照射(plasma radiation)。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (40)
1、一种操作记忆元件的方法，其中该记忆元件包括一n型基底与形成于其上的多数个记忆单元，每一记忆单元包含一控制闸极、一源极区、一汲极区、定义于该源极区与该汲极区间的一通道区、在该通道区上提供的一捕捉层、在该捕捉层与该通道区间提供的一第一绝缘层以及在该捕捉层与该控制闸极间提供的一第二绝缘层，其中该控制闸极对应于一字线、该源极区对应于一第一位线且该汲极区对应于一第二位线，以及其中每一记忆单元包含用来各储存一个位信息的一第一位部位与一第二位部位，其特征在于其包括以下步骤：
重设一被选记忆单元，包括：
供应一第一负偏压至该被选记忆单元的该字线；以及
供应一接地偏压至该第一位线与该第二位线；以及
编程该被选记忆单元的该第一位部位，包括：
供应一第一正偏压至该被选记忆单元的该字线；
供应一第二负偏压至该被选记忆单元的该第一位线；以及
供应一接地偏压至该被选记忆单元的该第二位线。
2、根据权利要求1所述的操作记忆元件的方法，其特征在于其更包括提供邻接对应的该第一位线的该记忆单元的该第一位部位作为该捕捉层的一部分，并提供邻接对应的该第二位线的一第二位部位作为该捕捉层的一部分。
3、根据权利要求1所述的操作记忆元件的方法，其特征在于其更包括藉由第一与第二电子穿隧程序重设该被选记忆单元，其中在该第一穿隧程序中，电子从该被选记忆单元的该控制闸极经由该被选记忆单元的该第二绝缘层穿隧到该被选记忆单元的该捕捉层内，以及在该第二穿隧程序中，电子从该被选记忆单元的该捕捉层经由该被选记忆单元的该第一绝缘层穿隧出来再到该被选记忆单元的该通道区内。
4、根据权利要求3所述的操作记忆元件的方法，其特征在于其更包括当该被选记忆单元被重设时，达到在该第一与该第二电子穿隧程序间的一动态平衡。
5、根据权利要求4所述的操作记忆元件的方法，其特征在于其更包括擦除该被选记忆单元，包括：
供应一第三负偏压至该被选记忆单元的该字线，其中该第二负偏压具有一预先决定的高值；以及
供应一接地偏压至该被选记忆单元的该第一位线与该第二位线。
6、根据权利要求5所述的操作记忆元件的方法，其特征在于其更包括供应等于该第一负偏压的该第三负偏压。
7、根据权利要求6所述的操作记忆元件的方法，其特征在于其更包括当该被选记忆单元被擦除时，达到在该第一与该第二电子穿隧程序间的该动态平衡。
8、根据权利要求1所述的操作记忆元件的方法，其特征在于其中编程该被选记忆单元的该第一位导致电子的穿隧至邻接该被选记忆单元的该第一位线的该捕捉层的一部分中。
9、根据权利要求1所述的操作记忆元件的方法，其特征在于其更包括编程该被选记忆单元的该第二位，包括：
供应一第二正偏压至该被选记忆单元的该字线；
供应一第三负偏压至该被选记忆单元的该第二位线；以及
供应该接地偏压至该被选记忆单元的该第一位线。
10、根据权利要求1所述的操作记忆元件的方法，其特征在于其更包括读取该被选记忆单元的该第一位部位，包括：
供应一第二正偏压至该被选记忆单元的该字线；
供应一接地偏压至该被选记忆单元的该第一位线；以及
供应一第三负偏压至该被选记忆单元的该第二位线。
11、根据权利要求10所述的操作记忆元件的方法，其特征在于其更包括供应该第二正偏压，其是在该被选记忆单元的该第一位部位或该第二位部位被编程之前小于该记忆单元的被编程的该第一位部位的一启始电压且大于该被选记忆单元的一启始电压。
12、一种记忆元件的操作方法，其中该记忆元件包括一半导体基底、形成于该基底中的多数个不连续位线，每一不连续位线包含互相间隔开的多数个扩散区，以及形成于该基底上的多数个字线，其中该些字线与该些不连续位线定义多数个记忆单元，每一记忆单元对应于一个字线与该些不连续位线的该些扩散区中的两个连贯的扩散区，且其中每一不连续位线具有一第一端与一第二端，其特征在于其包括以下步骤：
选择一个记忆单元，包括：
供应一开启电压至所有该些字线，除了一被选记忆单元的该字线；以及
供应一接地偏压至所有该些不连续位线的该第一端与该第二端，除了该被选记忆单元的该不连续位线；以及
操作该被选记忆单元。
13、根据权利要求12所述的记忆元件的操作方法，其特征在于其更包括：
提供具有一n型传导性的该半导体基底；
提供具有一p型传导性的该些扩散区；以及
供应如一负电压的该开启电压。
14、根据权利要求12所述的记忆元件的操作方法，其中操作该被选记忆单元包括重设该被选记忆单元，其特征在于其包括：
供应一第一负偏压至该被选记忆单元的该字线；以及
供应该接地偏压至该被选记忆单元的该不连续位线的该第一端与该第二端。
15、根据权利要求14所述的记忆元件的操作方法，其特征在于其更包括提供每一记忆单元的该字线作为一层控制闸极，以及提供每一记忆单元包含一n型基底、定义于对应的该两个连贯的扩散区之间的一通道区、在该通道区上提供的一捕捉层、在该捕捉层与该通道区间提供的一第一绝缘层以及在该捕捉层与该控制闸极间提供的一第二绝缘层。
16、根据权利要求15所述的记忆元件的操作方法，其特征在于其更包括藉由第一与第二电子穿隧程序重设该被选记忆单元，其中在该第一穿隧程序中，电子从该被选记忆单元的该控制闸极经由该被选记忆单元的该第二绝缘层穿隧到该被选记忆单元的该捕捉层内，以及在该第二穿隧程序中，电子从该被选记忆单元的该捕捉层经由该被选记忆单元的该第一绝缘层穿隧出来再到该被选记忆单元的该通道区内。
17、根据权利要求16所述的记忆元件的操作方法，其特征在于其更包括当该被选记忆单元被重设时，达到在该第一与该第二电子穿隧程序间的一动态平衡。
18、根据权利要求17所述的记忆元件的操作方法，其特征在于其中其中操作该被选记忆单元更包括擦除该被选记忆单元，包括：
供应一第二负偏压至该被选记忆单元的该字线，其中该第二负偏压具有一高值；以及
供应该接地偏压至该被选记忆单元的该第一位线与该第二位线。
19、根据权利要求18所述的记忆元件的操作方法，其特征在于其更包括供应等于该第一负偏压的该第二负偏压。
20、根据权利要求19所述的记忆元件的操作方法，其特征在于其更包括当该被选记忆单元被擦除时，达到在该第一与该第二电子穿隧程序间的该动态平衡。
21、根据权利要求12所述的记忆元件的操作方法，其中每一记忆单元包括一第一位部位与一第二位部位，以及操作该被选记忆单元包括编程该被选记忆单元的该第一位部位，其特征在于其包括：
供应一正偏压至该被选记忆单元的该字线；
供应一负偏压至该被选记忆单元的该不连续位线的该第一端；以及
供应该接地偏压至该被选记忆单元的该不连续位线的该第二端。
22、根据权利要求13所述的记忆元件的操作方法，其中每一记忆单元包括一第一位部位与一第二位部位，以及操作该被选记忆单元包括读取该被选记忆单元的该第一位部位，其特征在于其包括：
供应一正偏压至该被选记忆单元的该字线；
供应一接地偏压至该被选记忆单元的该不连续位线的该第一端；以及
供应一负偏压至该被选记忆单元的该不连续位线的该第二端。
23、根据权利要求22所述的记忆元件的操作方法，其特征在于其更包括供应该正偏压，其是小于当该记忆单元的该第一位部位被编程时的该记忆单元的该第一位部位的一启始电压，且大于该记忆单元的该第一位部位或该第二位部位未被编程之前的该被选记忆单元的一启始电压。
24、一种记忆元件，其特征在于其包括：
一半导体基底；
多数个不连续位线，形成于该基底中，其中每一不连续位线包含互相间隔的多数个扩散区；
一第一绝缘层，形成于该基底上；
一捕捉层，形成于该第一绝缘层上；
一第二绝缘层，形成于该捕捉层上；以及
多数个字线，形成于该第二绝缘层上，
其中该些字线与该些位线定义多数个记忆单元，每一记忆单元对应于一个字线与该些不连续位线的该些扩散区中的两个连贯的扩散区，且其中每一记忆单元包含由对应的该字线与对应的两个连贯的扩散区所形成的一晶体管。
25、根据权利要求24所述的记忆元件，其特征在于其中所述的半导体基底的传导型态是n型，以及该些扩散区的传导型态是p型。
26、根据权利要求24所述的记忆元件，其特征在于其中所述的捕捉层包括氧化铝与氧化铪其中之一。
27、根据权利要求24所述的记忆元件，其特征在于其中所述的第二绝缘层包括氧化铝。
28、根据权利要求24所述的记忆元件，其特征在于其中所述的每一该些字线包括一材质是选自包括多晶硅、金属、硅化金属或金属与硅化金属的组合的族群。
29、根据权利要求24所述的记忆元件，其特征在于其中所述的每一该些字线包括具有一高功函数的一金属层。
30、根据权利要求24所述的记忆元件，其特征在于其中所述的每一记忆单元与另一记忆单元共享该两个连贯的扩散区中至少一个。
31、根据权利要求24所述的记忆元件，其特征在于其中所述的每一记忆单元储存两个位的信息，包含邻接对应的两个扩散区其中的一的一第一位以及邻接对应的两个扩散区其中的另一的一第二位。
32、一种记忆元件，其特征在于其包括：
一n型基底；
一第一p型扩散区，形成于该基底中对应于一第一位线；
一第二p型扩散区，形成于该基底中对应于一第二位线；
一通道区，定义为该第一p型扩散区与该第二p型扩散区之间的一部分该基底；
一第一绝缘层，形成于该通道区上；
一捕捉层，提供形成于该第一绝缘层上；
一第二绝缘层，形成于该捕捉层上；以及
一控制闸极，形成于该第二绝缘层上对应于一字线，
其中该捕捉层包括用来储存一第一位信息的一第一部位及用来储存一第二位信息的一第二部位。
33、一种记忆元件，其特征在于其包括：
一半导体基底；
多数个位线，每一位线包含一扩散区，该些位线形成于该基底中；
一第一绝缘层，形成于该基底上；
一捕捉层，形成于该第一绝缘层上；
一第二绝缘层，形成于该捕捉层上；以及
多数个字线，形成于该第二绝缘层上，
其中该些字线与该些位线定义多数个记忆单元，每一记忆单元对应于一个字线与两个相邻的位线，且其中每一记忆单元包含由对应的该字线与对应的两个相邻的位线所形成的一晶体管。
34、根据权利要求33所述的记忆元件，其特征在于其中所述的该半导体基底的传导型态是n型，以及该些位线的传导型态是p型。
35、根据权利要求33所述的记忆元件，其特征在于其中所述的捕捉层包括氧化铝与氧化铪其中之一。
36、根据权利要求33所述的记忆元件，其特征在于其中所述的第二绝缘层包括氧化铝。
37、根据权利要求33所述的记忆元件，其特征在于其中所述的每一该些字线包括一材质是选自包括多晶硅、金属、硅化金属或金属与硅化金属的组合的族群。
38、根据权利要求33所述的记忆元件，其特征在于其中所述的每一该些字线包括具有一高功函数的一金属层。
39、根据权利要求33所述的记忆元件，其特征在于其中所述的每一记忆单元与另一记忆单元共享该两个相邻的位线中至少一个。
40根据权利要求33所述的记忆元件，其特征在于其中所述的每一记忆单元储存两个位的信息，包含邻接两个相邻的位线其中的一的一第一位以及邻接两个相邻的位线其中的另一的一第二位。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080528 Termination date: 20191108 |