JP4697993B2 - 不揮発性半導体メモリ装置の制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャリアトラップ層を含む絶縁膜中に電荷を捕獲してデータを記憶する不揮発性半導体メモリ装置およびその制御方法に関する。
【０００２】
【従来の技術】
半導体基板と、その表面のチャネル領域上にゲート絶縁膜を介して形成された絶縁ゲート電極とゲート電極両側の半導体基板内に形成された一対のソース／ドレイン領域を有する絶縁ゲート型電界効果トランジスタは、一方のソース／ドレイン領域に対するゲート電極の電圧によってオン／オフ状態が決まる。
【０００３】
ゲート絶縁膜中に電荷キャリアを蓄積できる構造を設けると、電荷キャリアの有無によって同一ゲート電圧に対するオン／オフ状態を変更することができる不揮発性メモリを構成できる。電荷キャリアの蓄積構造は、フローティングゲート電極やシリコン窒化膜等によって形成できる。シリコン窒化膜の両側をシリコン酸化膜でサンドイッチした誘電体キャリアトラップ構造は酸化−窒化−酸化（oxide−nitride−oxide、ＯＮＯ）膜として知られている。
【０００４】
ＯＮＯ膜中の窒化膜に電荷を書込み、消去する方法としては、ゲート電極とチャネル領域との間に十分高い電圧を印加し、チャネル領域から窒化膜中へ、又は逆方向に電荷キャリアをトンネルさせる方法が知られている。
【０００５】
以下、制限的な意味なく、ｐ型チャネル領域と、ｎ型ソース／ドレイン領域と、キャリア蓄積機能を備えたゲート絶縁膜と、その上に配置されたゲート電極とを有する不揮発性半導体メモリについて説明する。
【０００６】
特願平５−３２６８８４号公報は、ｎ型ドレイン領域を包むｐ型ポケット層を形成し、書込み時にはドレイン領域に高レベル（７Ｖ程度）の電圧を印加し、ゲート電極に書込み用電圧を印加してホットエレクトロンを窒化膜中に注入し、消去時にはゲート電極とソース領域とを接地し、ドレイン領域には消去用プログラミング電圧を印加してドレイン領域とポケット層との境界付近でバンド間トンネル効果を生じさせ、ホットホールの一部を窒化膜中に注入する半導体メモリ装置を提案している。
【０００７】
ＵＳＰ５，７６８，１９２は、ソース／ドレイン領域の一方（第１領域）と、他方（第２領域）の間に互いに逆方向のプログラミング電流を流すことにより，窒化膜中の２ヶ所に選択的にホットエレクトロンを注入する方法を提案している。
【０００８】
第１領域から第２領域に向ってエレクトロンを流し，ホットエレクトロンにすると、第２領域近傍の窒化膜中にホットエレクトロンが注入される。第２領域から第１領域に向ってエレクトロンを流し、ホットエレクトロンにすると、第１領域近傍の窒化膜中にホットエレクトロンが注入される。
【０００９】
読出し工程においては，第２領域から第１領域に向う読出しエレクトロン電流は第２領域近傍の蓄積電荷の影響を大きく受けるが，第１領域近傍の蓄積電荷の影響はあまり受けない。第１領域から第２領域に向う読出しエレクトロン電流は第１領域近傍の蓄積電荷の影響を大きく受けるが，第２領域近傍の蓄積電荷の影響はあまり受けない。
【００１０】
このようにして，２ビット／１セルの不揮発性メモリが提供される。メモリセルの構成は従来と同様である２ビット／１セルのメモリ素子は，メモリ容量を２倍にできることを意味する。
【００１１】
【発明が解決しようとする課題】
ＵＳＰ５，７６８，１９２はプログラミングと読出しについて教示するが、消去に付いては教示していない。
【００１２】
本発明の目的は、製造が容易で、信頼性が高く、１セル当り複数の情報を記憶することができる不揮発性半導体メモリ装置を提供することである。
【００１３】
本発明の他の目的は、１セル当り複数の情報を記憶することができる不揮発性半導体メモリ装置の新規な制御方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、第１導電型の半導体基板と、前記半導体基板の表面領域にチャネル領域を画定するように対称的に形成された第２導電型の第１および第２の拡散層と、前記チャネル領域上に形成され、キャリアをトラップすることのできるキャリアトラップ層を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、書込み時には前記ゲート電極に高レベルの電圧を印加し、前記第１及び第２の拡散層にはその一方に低レベルの電圧、他方には高レベルの電圧を印加し、高レベルの電圧を印加された拡散層近傍の前記キャリアトラップ層に第２導電型のホットキャリアを注入し、読出し時には書込み時と逆方向に第２導電型のキャリアを流し、消去時には前記ゲート電極に低レベルの電圧を印加し、前記一方の拡散層に低レベル又は逆極性の電圧、前記他方の拡散層には高レベルの電圧を印加し、前記他方の拡散層近傍においてバンド間トンネル効果によって生じた第１導電型のホットキャリアを高レベルの電圧を印加された前記他方の拡散層近傍の前記キャリアトラップ層に注入し、第2導電型のキャリアを中和することのできる制御回路とを有する不揮発性半導体メモリ装置を有する半導体装置が提供される。
【００１５】
本発明の他の観点によれば、半導体基板の表面上に、キャリアトラップ層を含むゲート絶縁膜とその上に配置されたゲート電極とを備え、前記ゲート電極の両側の半導体基板に対称的に第１および第２の拡散層を形成した不揮発性半導体メモリ装置の制御方法であって、第１または第2の拡散層に高レベルの第１の電圧を印加し、第２または第1の拡散層に前記第１の電圧より低レベルの第２の電圧を印加しゲート電極に前記第２の電圧より高レベルの第３の電圧を印加することにより第1または第2の拡散層近傍のメモリ位置に第1極性のホットキャリアによる書込みを選択的に行なう工程と；第１または第２の拡散層に高レベルの第１の電圧を印加し、第２または第1の拡散層に前記第１の電圧より低レベルの第２の電圧を印加しゲート電極に前記第１の電圧より低レベルの第３の電圧を印加することにより第１または第2の拡散層近傍のメモリ位置にバンド間トンネル効果により生じた第1極性と逆の第2極性のホットキャリアによる消去を選択的に行なう工程と；を含む不揮発性半導体メモリ装置の制御方法が提供される。
【００１６】
【発明の実施の形態】
実施例の説明に先立ち、ＵＳＰ５，７６８，１９２で提案された１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置について説明する。
【００１７】
図５（Ａ）は，１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置の構成を概略的に示す。ｐ型半導体基板１０１の表面上に，シリコン酸化膜１０５、シリコン窒化膜１０６、シリコン酸化膜１０７の積層で形成されたゲート絶縁膜１０８が形成され，その上にゲート電極１０９が形成されている。ゲート電極１０９の両側の半導体基板表面に、ｎ型拡散領域１０３、１０４が形成され、絶縁ゲート型電界効果トランジスタ構造を構成している。
【００１８】
ゲート絶縁膜１０８のシリコン酸化膜１０５，１０７に挟まれたシリコン窒化膜１０６は、電荷が注入された時にその電荷を保持する機能を有する。シリコン窒化膜は膜中に多数のキャリアトラップ準位持つため、一旦注入された電荷はその位置も保持する。
【００１９】
ｎ型領域１０３を接地し、ｎ型領域１０４およびゲート電極１０９に正電位を印加してホットエレクトロンを注入した場合、注入されたホットエレクトロンはｎ型領域１０４近傍のシリコン窒化膜１０６のメモリ位置Ｍｂにトラップされる。ｎ型領域１０３、１０４の役割を反転してホットエレクトロン注入を行なうと、窒化膜１０６のｎ型領域１0３近傍のメモリ位置Ｍａにエレクトロンがトラップされる。
【００２０】
このようにして書込み時の電流方向を反転することにより、同一ゲート電極１０９下の２つの位置Ｍａ、Ｍｂに選択的に電荷を蓄積することができる。
【００２１】
データ読出し時には、ｎ型領域１０３からｎ型領域１０４にエレクトロン電流を流す場合、メモリ位置Ｍａの電荷はチャネル電流の形成に大きな影響を与えるが、メモリ位置Ｍｂの電荷はチャネル電流の形成に大きな影響は与えない。チャネル電流の方向を逆転すれば，メモリ位置Ｍｂの電荷の影響が大きくなり、メモリ位置Ｍａの電荷の影響は減少する。従って、２つのメモリ位置Ｍａ、Ｍｂの蓄積電荷の影響を別個に読み出すことができる。
【００２２】
なお、ゲート電極とｎ型ソース/ドレイン領域間に逆バイアス電圧を与えた場合、ゲート電極とｎ型ソース/ドレイン領域間に流れる電流にはファウラ・ノルドハイム（ＦＮ）トンネル電流とアバランシェブレイクダウンによるホットキャリア注入電流とがあることが知られている。
【００２３】
図５（Ａ）には，上述の逆バイアス電圧を印加した時に形成される空乏層の形状を併せて示す。ｎ型領域１０３のｐｎ接合両側の破線ＤＰ１，ＤＰ２は，空乏層の境界を概略的に示す曲線である。同様ｎ型境域１０４のｐｎ接合の両側に示した破線ＤＰ３，ＤＰ４は空乏層の両側の境界を概略的に示す曲線である。
【００２４】
ゲート電極１０９の端部下方には、ゲート電極に印加した電圧により空乏化された端部領域Ｅｘも示されている。この空乏層の端部領域Ｅｘにおいてアバランシェブレイクダウンが生じ易い。
【００２５】
シリコン酸化膜１０５が例えば２０ｎｍ以上と厚い場合には，ゲート電極１０９とｎ型領域１０３，１０４間の電圧が高くならない限りＦＮトンネル電流は流れ難いため、先にｎ型領域１０３、１０４とチャネル領域との間の電位差が大きくなり、ｎ型領域１０３，１０４端部においてアバランシェブレイクダウンが起きる。
【００２６】
アバランシェブレイクダウンにより生じたホットホールが空乏層内の電界で加速され、十分高エネルギの状態になると、低電位に保持されたゲート電極１０９に向かうホットホールの注入が生じ、中間のシリコン窒化膜１０６に正孔がトラップされる。シリコン窒化膜１０６中には既に電子が保持されているため、電子と正孔とが再結合し，蓄積された情報の消去が行なわれる。
【００２７】
図５（Ｂ）は，上述の逆バイアス電圧を印加した時のｎ型領域１０３からｎ型領域１０４に向う仮想的直線に沿うポテンシャル分布を示すグラフである。図中、半導体内の価電子帯ＶＢと伝導帯ＣＢのエネルギー位置を示す。空乏化していないチャネル領域ＮＤと両側のｎ型領域１０３，１０４の間には電位差ΔＶが生じており、その間の空乏層１１３、１１４によりこれらの電位差が形成されている。空乏層１１３，１１４は，電界Ｅ１、Ｅ２を発生させている。ｎ型領域１０３、１０４近傍で発生した正孔は，空乏層１１３，１１４の電界Ｅ１、Ｅ２により加速され、高エネルギー状態となる。
【００２８】
図５（Ｃ）は，不揮発性半導体メモリ装置の回路構成を概略的に示す。１本のワード線ＷＬ１には，複数のメモリトランジスタＴ11、Ｔ12、．．．のゲート電極が接続されている。各メモリトランジスタＴ11、Ｔ12、．．．のｎ型領域は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、．．．に接続されている。図示のように、隣接するメモリトランジスタＴ１１、Ｔ１２の一方のｎ型領域１０４と他方のｎ型領域１０３は、メモリ素子寸法を小さくするために、通常は共通のビット線ＢＬ２に接続される。なお、他のトランジスタも同様である。なお、両端のトランジスタの外側のｎ型領域は単独にビット線に接続される。
【００２９】
図中、メモリ位置Ｍａ、Ｍｂをそれぞれその属するトランジスタＴ11、Ｔ12の符号に合わせ、Ｍａ11、Ｍｂ11、Ｍａ12、Ｍｂ12、．．．のように示す。
【００３０】
メモリ位置Ｍｂ１２の情報を消去する場合、ワード線ＷＬ１に低レベルの電圧を印加し、ビット線ＢＬ３に高レベルの電圧を印加する。すると、メモリ位置Ｍｂ１２とメモリ位置Ｍａ１３は同一条件となり、メモリ位置Ｍａ１３の情報も同時に消去されてしまう。メモリ位置Ｍａ１３の情報を回復するためには、別途書き込み工程を行なう必要がある。このように、消去工程が複雑化する。
【００３１】
半導体メモリ装置のメモリ容量を増大させるためには、メモリ素子の寸法を減少することが要求される。
【００３２】
図６（Ａ），６（Ｂ）は、メモリ素子を短チャネル化した時に生じる問題を概略的に示す。図６（Ａ）に示すように、ゲート電極１０９、ゲート絶縁膜１０８の電流方向長さが減少されている。ゲート電極１０９とｎ型領域１０３，１０４間に逆バイアス電圧を与え、情報の消去動作を行なおうとした場合、逆バイアス電圧により空乏層ＤＰが発生する。空乏層の境界をＤＰ1〜ＤＰ4で示す。
【００３３】
短チャネル化のため、空乏層の境界ＤＰ２、ＤＰ４がゲート電極下方で互いに接するようになる。
【００３４】
図５（Ｂ）は、この時のポテンシャル分布を概略的に示す。ゲート電極下方で空乏層が互いに接するため、伝導帯ＣＢおよび価電子帯ＶＢに形成される電位差が減少し、ΔＶａとなる。空乏層中に形成される電位差が減少するため、形成される電界Ｅ１ａ、Ｅ２ａも減少する。従って、ｎ型領域１０３，１０４端部でアバランシェブレイクダウンにより正孔が発生しても、この正孔を十分高いエネルギーに加速することが出来ず、シリコン窒化膜１０６中の電子を中和することが困難になる。
【００３５】
以下、このような問題点を解決した不揮発性半導体メモリ装置を説明する。
【００３６】
図１（Ａ）は、不揮発性半導体メモリ装置の概略回路図である。複数のワード線ＷＬと複数のビット線ＢＬが互いに交差して半導体基板上に配置されている。これらのビット線ＢＬは、同一基板に形成されたビット線ドライバＢＤに接続され、選択的な駆動電圧を受ける。複数のワード線ＷＬは、同一基板内に形成されたワード線ドライバＷＢに接続され、選択的に走査電圧を受ける。
【００３７】
ワード線ＷＬ、ビット線ＢＬの各交差部には、メモリトランジスタＴが接続されている。なお、隣接する２本のビット線、例えばＢＬ１、ＢＬ２の間に１つのメモリトランジスタＴ１１の２つのｎ型領域が接続される。各メモリトランジスタは、２つのメモリ位置Ｍａ、Ｍｂを有する。なお、ｉ番目のビット線と（ｉ＋１）番目のビット線間に接続され、そのゲート電極がｊ番目のワード線ＷＬｊに接続されたトランジスタをＴijと示す。
【００３８】
図１（Ｂ）は、１つのメモリトランジスタＴの概略構造とそのメモリ位置に対する書込み動作を示す概略断面図である。ｐ型基板１の表面にシリコン酸化膜５、シリコン窒化膜６、シリコン酸化膜７の積層で形成されたゲート絶縁膜８が形成され、その上に多結晶シリコンで形成されたゲート電極９が配置されている。なお、シリコン酸化膜７は省略してもよい。ゲート絶縁膜としてキャリアトラップ機能を有する他の絶縁膜を用いてもよい。
【００３９】
シリコン酸化膜５は、例えば厚さ１０ｎｍのシリコン酸化膜を熱酸化により形成する。シリコン酸化膜５の上に、例えば厚さ１５ｎｍのシリコン窒化膜をＣＶＤで成長し、その表面を高温で酸化することにより厚さ約１０ｎｍのシリコン酸化膜７を形成する。残るシリコン窒化膜６の厚さはシリコン酸化膜７が成長した分減少する。
【００４０】
ゲート電極９は、例えば厚さ約３００ｎｍの、燐を約２〜６×１０20／ｃｍ3程度含む多結晶シリコン層をＣＶＤで成長し、公知の微細加工法でゲート長約０．２〜０．５μｍ程度に短くパターニングして形成する。
【００４１】
絶縁ゲート電極を形成した後、この絶縁ゲート電極をマスクとし、ｐ型半導体基板１中にイオン注入法で砒素イオンを例えば加速エネルギー５０〜１００ｋｅＶ、ドーズ量５×１０15〜５×１０16ｃｍ-2程度イオン注入し、ｎ型領域３、４を形成する。イオン注入後、公知の熱拡散法により基板を８５０℃〜９５０℃で３０分〜6０分程度アニールすることにより、注入した砒素イオンを活性化すると共にゲート電極９下方まで拡散させる。
【００４２】
その後、酸化シリコン等の層間絶縁膜１０を形成し、コンタクト孔を開口し、メタル配線Ｐ１、Ｐ２、ＰG等を形成し、半導体メモリ装置を形成する。
【００４３】
書き込み動作においては、たとえばｎ型領域３に接続された配線Ｐ１を低レベルの電圧、たとえば接地電位とし、ゲート電極９に接続された配線ＰGに高レベルの正電位、たとえば１２Ｖ、ｎ型領域４に接続された配線Ｐ２に１２Ｖより低い正電位、例えば６Ｖを印加する。ゲート電極９に正電位が印加されるため、ｐ型領域１の表面がｎ型に反転し、ｎ型領域３から正電位に保持されたｎ型領域４に向ってエレクトロンが流れ出す。このエレクトロンは、ｎ型領域４周辺の空乏層により加速され、ホットエレクトロンとなって酸化シリコン膜５を貫通し、シリコン窒化膜６中のメモリ位置Ｍｂに注入される。このようにして、ｎ型領域４近傍の窒化シリコン膜６中のメモリ位置Ｍｂに書込みが行なわれる。
【００４４】
図１(Ｃ)に示すように、ｎ型領域３、ｎ型領域４に印加する電圧を反転すると、ｎ型領域４から流れ出したエレクトロンがｎ型領域３近傍の窒化シリコン膜６中のメモリ位置Ｍaに注入され、メモリ位置Ｍaに情報が記憶される。このようにして、窒化シリコン膜６の２つのメモリ位置Ｍa、Ｍｂに選択的に情報を書込むことができる。
【００４５】
図１（Ｄ）は、ｎ型領域４近傍に書込まれた情報を読み出す動作を示す。ｎ型領域４をソースとしてソース電圧ＶSを印加（接地）し、ｎ型領域３をドレインとしてドレイン電圧ＶD、たとえば２Ｖを印加し、ゲート電極９にオン電圧＋ＶG、たとえば３Ｖ、を印加する。ｎ型領域４近傍の窒化シリコン膜６中のメモリ位置Ｍｂに電子が蓄積されているため、所定のゲート電圧＋ＶG（３Ｖ）を印加しても、蓄積された電荷下のチャネル領域は反転せず、チャネル電流は流れない。
【００４６】
電荷が蓄積されていない場合は、チャネル領域が反転してドレイン電流が流れる。このようにして、書込まれた情報の読出しが行なわれる。なお、ｎ型領域３をソースとし、n型領域４をドレインとして行なうｎ型領域３近傍に書込まれた電荷に対する読み出し動作も同様である。
【００４７】
図１（Ｅ）は、１つのチャネル上の２つの位置に書込まれた情報が、それぞれ独立に読出し可能であることを概略的に示す断面図である。図は、シリコン窒化膜１０６のｎ型領域３近傍のメモリ位置Ｍaの情報を読み出す工程を示す。ｎ型領域３近傍のメモリ位置Ｍaには電子が蓄積されておらず、ｎ型領域４近傍メモリ位置Ｍｂには電子が蓄積されているものとする。
【００４８】
ｎ型領域３にソース電圧ＶSとして０Ｖを印加し、ｎ型領域４にドレイン電圧ＶDとして２Ｖを印加する。ゲート電極９には閾値以上のオン電圧ＶGとして３Ｖを印加する。ｎ型領域３近傍のメモリ位置Ｍａには電子が蓄積されていないため、チャネルが誘起され電子がｎ型領域３からｎ型領域４に向って流れ出す。
【００４９】
ｎ型領域４近傍の蓄積位置Ｍｂには電子が蓄積されているが、空乏層が発達することにより電子の輸送を実質的に妨げない。従って、矢印で示した読出し電流は、ｎ型領域３近傍の蓄積位置Ｍａの電荷の有無のみによって制御される。
【００５０】
図１（Ｆ）は、消去動作を示す。ｎ型領域４近傍の蓄積位置Ｍｂに電子が蓄積されており、この情報を消去する場合を説明する。ｎ型領域３を低レベルの電圧、０Ｖに保持し、ｎ型領域４に高レベルの電圧、例えば＋６Ｖの正電圧を印加する。一方ゲート電極９には、低レベルの電圧または逆極性の電圧、例えば−５Ｖ程度の負電圧を印加する。
【００５１】
図２(Ａ)は、この時の半導体基板内の空乏層の形状を概略的に示す。ｎ型領域３は０Ｖに保持されているため、そのｐｎ接合周辺に形成される空乏層ＤＰの幅ＤＰ１−ＤＰ２は狭い。ｎ型領域４には＋６Ｖの比較的大きな正電圧が印加されているため、そのｐｎ接合周辺に形成される空乏層ＤＰ（ＤＰ３−ＤＰ４）の幅は広い。
【００５２】
もし、ｎ型領域３にも＋６Ｖの電圧を印加すると、空乏層ＤＰ（ＤＰ１−ＤＰ２）が広がり、空乏層の境界ＤＰ２とＤＰ４は接してしまう。しかしながら、ｎ型領域３に対するバイアス電圧を小さくし、その周辺の空乏層ＤＰ（ＤＰ１−ＤＰ２）の幅は狭くされているため、空乏層の重なりは生じない。
【００５３】
図２(Ｂ)は、ｎ型領域３からｎ型領域４に向かう仮想線に沿うポテンシャルを概略的に示す。チャネル領域の空乏化されていない領域ＮＤに対し、ｎ型領域３の電位はΔＶ３の電位差を有し、ｎ型領域４はΔＶ４の電位差を有する。電位差ΔＶ３が小さいため、その周辺の空乏層の広がりは狭く、形成される電界も小さい。一方、ｎ型領域４周辺の空乏層は十分発達し、電位差ΔＶ４により形成される電界Ｅ４の大きさも十分高い。従って、バンド間トンネル効果により発生したアバランシェブレイクダウンによる正孔は、十分加速されてホットホールとなり、メモリ位置Ｍｂに注入されてそこに蓄積されていた電子を中和できる。
【００５４】
今、図１(Ａ)の回路図において、トランジスタＴ１３のメモリ位置Ｍｂの電子を消去しようとする場合、ワード線ＷＬ１、ビット線ＢＬ４に上述の電圧を印加することになる。この時、メモリトランジスタＴ14のメモリ位置Ｍａにも正孔を注入してしまう可能性がある。
【００５５】
図１(Ｇ)は、トランジスタＴ14での正孔注入を防止する方法を示す。消去を行ないたくないトランジスタに対しては、ｎ型領域３、ｎ型領域４に同一の電圧を印加する。トランジスタＴ14の場合、ｎ型領域３には約＋６Ｖの電圧が印加されるため、ｎ型領域４にも高レベルの正電圧＋６Ｖを印加する。このような電圧印加により、図６(Ｂ)に示したように、ｎ型領域３、ｎ型領域４から延在する空乏層同士が重なり、形成される電界が制限される。このため、正孔が十分高いエネルギーを得ることができなくなり、メモリ位置に対する正孔の注入が防止される。
【００５６】
なお、ｎ型領域４に高レベルの電圧、たとえば＋６Ｖ、を印加する代わりに、ｎ型領域をフローティング状態とすることもできる。高レベルの電圧を印加されたｎ型領域３周囲の空乏層がｎ型領域４に達し、ｎ型領域４の電子が高レベルの電圧を印加されたｎ型領域３へ流れると、n型領域４の電位をn型領域３の電位同等の電位に変化させる。ｎ型領域３に高レベルの電圧を印加した場合と同様、消去動作が行なわれなくなる。
【００５７】
言い換えると、メモリトランジスタのゲートに低レベルまたは逆極性の電圧、一方の拡散層に高レベルの電圧を印加した時、この一方の拡散層に消去を行なう場合には、他方の拡散層に低レベルの電圧を印加し、消去を行なわない場合には、他方の拡散層に高レベルの電圧を印加するか浮遊状態とする。以下の実施例においても同様である。
【００５８】
不揮発性半導体メモリ装置において、記憶状態を更新するため、現在の記憶を全て消去することが望まれる場合がある。
【００５９】
図３（Ａ）、(Ｂ)、(Ｃ)は、ブロック内の全記憶を消去する場合の方法を示す。ブロック内に多数個のメモリトランジスタＴが行列状に配置され、そのゲート電極はワード線ＷＬ１、ＷＬ２、ＷＬ３．．．．に接続されている。
【００６０】
又、隣接するトランジスタの隣接するｎ型領域は共通に接続され、各ｎ型領域はビット線ＢＬ１、ＢＬ２、ＢＬ３．．．に接続されている。ワード線ＷＬはワード線ドライバＷＤに接続され、ビット線ＢＬはビット線ドライバＢＤに接続されている。
【００６１】
全ての記憶を消去する場合、先ず全メモリ位置に電子を蓄積する。
【００６２】
図３(Ａ)は全メモリ位置に電子が蓄積されている状態を示す。次に、全てのワード線ＷＬ１、ＷＬ２、ＷＬ３．．．に所定の負電位、例えば−５Ｖを印加し、１つおきのビット線、例えば偶数番目のビットＢＬ２、ＢＬ４．．．に所定の正電位例えば＋６Ｖを印加し、奇数番目のビット線ＢＬ１、ＢＬ３．．．に接地電位を印加する。
【００６３】
このような電圧印加により、高電位を印加されたビット線ＢＬ２、ＢＬ４、．．．に接続されたメモリ位置には正孔が注入され、記憶されていた電子を中和する。
【００６４】
図３(Ｂ)は、このようにて偶数番目のビット線近傍のメモリ位置が全て消去された状態を示す。次に、奇数番目のビット線ＢＬ１、ＢＬ３、．．．に所定の正電位例えば＋６Ｖを印加し、偶数番目のビット線ＢＬ２、ＢＬ４、．．．を接地電位に接続する。ワード線ＷＬには所定の負電位、例えば−５Ｖを印加する。このような電圧印加により、奇数番目のビット線に隣接するメモリ位置に正孔が注入され、記憶されていた電子を中和する。
【００６５】
図３(Ｃ)は、このようにして奇数番目のビット線に隣接するメモリ位置の記憶が消去された状態を示す。以上説明した２段階の消去動作により、ブロック内の全てのメモリ位置が消去され、初期化される。
【００６６】
書込みを行なう時のプログラミング電圧および消去を行なう時のプログラミング電圧は、同一箇所に電子および正孔を注入するように選択されている。しかしながら、注入した電子がその後の熱ストレスなどにより移動することもある。又、プログラミング電圧の変動により、注入される位置が変更されてしまうこともあり得る。
【００６７】
図４(Ａ)は、このようにして所定のメモリ位置以外にも電子が記憶されてしまった状態を示す。Ｍｂは所定のメモリ位置であり、これに隣接する位置Ｍｂｂは何らかの原因により変動して電子が記憶されてしまった位置を示す。このように、記憶された電子が所定位置以外にも分布してしまうと、消去動作を行なっても変更されたメモリ位置Ｍｂｂの電子は消去できない。
【００６８】
図４(Ｂ)は、ｎ型領域３を接地し、ゲート電極９に所定の負電圧を印加し、ｎ型領域４に複数の正電位を印加した場合の状態を示す。ｎ型領域４に所定の消去用プログラミング電圧を印加すると、ｎ型領域４のｐｎ接合周辺に空乏層ＤＰ３ａ−ＤＰ４ａが形成される。この時、所定のメモリ位置Ｍｂに正孔が注入され、そこの電子を中和する。しかしながら、この動作によっては変動したメモリ位置Ｍｂｂの電子は中和できない。
【００６９】
ｎ型領域４に印加する正電圧を増大させる。印加した正電圧の増大により、空乏層はＤＰ３ｂ−ＤＰ４ｂのように拡がる。すると、空乏層の拡がりに応じ、注入される正孔位置もチャネル中央部へと変更される。注入位置を変更された正孔は、変更されたメモリ位置Ｍｂｂに注入され、そこの電子を中和する。
【００７０】
図４(Ｃ)は、図４(Ｂ)におけるポテンシャル分布を概略的に示す。所定の消去用プログラミング電圧を印加した時の伝導帯のポテンシャルＣＢおよび価電子帯ＶＢのポテンシャルを破線で示し、ｎ型領域４に増大した正電位を印加した時のポテンシャルをそれぞれ実線で示す。印加電圧を増加することにより、ｎ型領域４周辺の空乏層が広がり、形成される電界Ｅ４が増加する。
【００７１】
記憶された電荷が所定の位置以外にも分布している場合には、所定の消去動作を行なっても消去後の特性が設計されたものとは異なるものとなる。このような異常を検出した時は、上述の修正消去動作を行なうことにより、変更された位置に注入された電荷を消去することができる。なお、注入された電荷位置が、ｎ型領域３，４側（外側）にずれた場合は、読み出し時のチャネル形成には影響しないので問題とならない。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、製造が容易で信頼性が高い不揮発性半導体メモリ装置が提供される。
【００７４】
又、１セル当り２ビットを記憶することができ、製造工程が簡単で信頼性の高い半導体装置を提供することができる。
【００７５】
又、このような不揮発性半導体メモリ装置の新規な制御方法が提供される。
【図面の簡単な説明】
【図１】 本発明の実施例による不揮発性半導体メモリ装置およびその動作を説明するための回路図および概略断面図である。
【図２】 図１のメモリ素子の動作を説明するための概略断面図およびポテンシャルダイアグラムである。
【図３】 図１の実施例のブロック消去動作を説明するための概略回路図である。
【図４】 本発明の他の実施例による消去動作を説明するための概略断面図およびポテンシャルダイアグラムである。
【図５】 従来の技術による１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置を示す断面図および本発明者の解析によるその消去動作を説明するポテンシャルダイアグラムおよび回路図である。
【図６】 図５(Ａ)に示す不揮発性半導体メモリ装置を短チャネル化した時に生じる問題を説明するための概略断面図およびポテンシャルダイアグラムである。
【符号の説明】
１ 半導体基板
３，４ ｎ型領域
５，７ 酸化シリコン層
６ 窒化シリコン層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
Ｍａ、Ｍｂ メモリ位置
Ｔ メモリトランジスタ
ＷＬ ワード線
ＢＬ ビット線
【発明の属する技術分野】
本発明は、キャリアトラップ層を含む絶縁膜中に電荷を捕獲してデータを記憶する不揮発性半導体メモリ装置およびその制御方法に関する。
【０００２】
【従来の技術】
半導体基板と、その表面のチャネル領域上にゲート絶縁膜を介して形成された絶縁ゲート電極とゲート電極両側の半導体基板内に形成された一対のソース／ドレイン領域を有する絶縁ゲート型電界効果トランジスタは、一方のソース／ドレイン領域に対するゲート電極の電圧によってオン／オフ状態が決まる。
【０００３】
ゲート絶縁膜中に電荷キャリアを蓄積できる構造を設けると、電荷キャリアの有無によって同一ゲート電圧に対するオン／オフ状態を変更することができる不揮発性メモリを構成できる。電荷キャリアの蓄積構造は、フローティングゲート電極やシリコン窒化膜等によって形成できる。シリコン窒化膜の両側をシリコン酸化膜でサンドイッチした誘電体キャリアトラップ構造は酸化−窒化−酸化（oxide−nitride−oxide、ＯＮＯ）膜として知られている。
【０００４】
ＯＮＯ膜中の窒化膜に電荷を書込み、消去する方法としては、ゲート電極とチャネル領域との間に十分高い電圧を印加し、チャネル領域から窒化膜中へ、又は逆方向に電荷キャリアをトンネルさせる方法が知られている。
【０００５】
以下、制限的な意味なく、ｐ型チャネル領域と、ｎ型ソース／ドレイン領域と、キャリア蓄積機能を備えたゲート絶縁膜と、その上に配置されたゲート電極とを有する不揮発性半導体メモリについて説明する。
【０００６】
特願平５−３２６８８４号公報は、ｎ型ドレイン領域を包むｐ型ポケット層を形成し、書込み時にはドレイン領域に高レベル（７Ｖ程度）の電圧を印加し、ゲート電極に書込み用電圧を印加してホットエレクトロンを窒化膜中に注入し、消去時にはゲート電極とソース領域とを接地し、ドレイン領域には消去用プログラミング電圧を印加してドレイン領域とポケット層との境界付近でバンド間トンネル効果を生じさせ、ホットホールの一部を窒化膜中に注入する半導体メモリ装置を提案している。
【０００７】
ＵＳＰ５，７６８，１９２は、ソース／ドレイン領域の一方（第１領域）と、他方（第２領域）の間に互いに逆方向のプログラミング電流を流すことにより，窒化膜中の２ヶ所に選択的にホットエレクトロンを注入する方法を提案している。
【０００８】
第１領域から第２領域に向ってエレクトロンを流し，ホットエレクトロンにすると、第２領域近傍の窒化膜中にホットエレクトロンが注入される。第２領域から第１領域に向ってエレクトロンを流し、ホットエレクトロンにすると、第１領域近傍の窒化膜中にホットエレクトロンが注入される。
【０００９】
読出し工程においては，第２領域から第１領域に向う読出しエレクトロン電流は第２領域近傍の蓄積電荷の影響を大きく受けるが，第１領域近傍の蓄積電荷の影響はあまり受けない。第１領域から第２領域に向う読出しエレクトロン電流は第１領域近傍の蓄積電荷の影響を大きく受けるが，第２領域近傍の蓄積電荷の影響はあまり受けない。
【００１０】
このようにして，２ビット／１セルの不揮発性メモリが提供される。メモリセルの構成は従来と同様である２ビット／１セルのメモリ素子は，メモリ容量を２倍にできることを意味する。
【００１１】
【発明が解決しようとする課題】
ＵＳＰ５，７６８，１９２はプログラミングと読出しについて教示するが、消去に付いては教示していない。
【００１２】
本発明の目的は、製造が容易で、信頼性が高く、１セル当り複数の情報を記憶することができる不揮発性半導体メモリ装置を提供することである。
【００１３】
本発明の他の目的は、１セル当り複数の情報を記憶することができる不揮発性半導体メモリ装置の新規な制御方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、第１導電型の半導体基板と、前記半導体基板の表面領域にチャネル領域を画定するように対称的に形成された第２導電型の第１および第２の拡散層と、前記チャネル領域上に形成され、キャリアをトラップすることのできるキャリアトラップ層を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、書込み時には前記ゲート電極に高レベルの電圧を印加し、前記第１及び第２の拡散層にはその一方に低レベルの電圧、他方には高レベルの電圧を印加し、高レベルの電圧を印加された拡散層近傍の前記キャリアトラップ層に第２導電型のホットキャリアを注入し、読出し時には書込み時と逆方向に第２導電型のキャリアを流し、消去時には前記ゲート電極に低レベルの電圧を印加し、前記一方の拡散層に低レベル又は逆極性の電圧、前記他方の拡散層には高レベルの電圧を印加し、前記他方の拡散層近傍においてバンド間トンネル効果によって生じた第１導電型のホットキャリアを高レベルの電圧を印加された前記他方の拡散層近傍の前記キャリアトラップ層に注入し、第2導電型のキャリアを中和することのできる制御回路とを有する不揮発性半導体メモリ装置を有する半導体装置が提供される。
【００１５】
本発明の他の観点によれば、半導体基板の表面上に、キャリアトラップ層を含むゲート絶縁膜とその上に配置されたゲート電極とを備え、前記ゲート電極の両側の半導体基板に対称的に第１および第２の拡散層を形成した不揮発性半導体メモリ装置の制御方法であって、第１または第2の拡散層に高レベルの第１の電圧を印加し、第２または第1の拡散層に前記第１の電圧より低レベルの第２の電圧を印加しゲート電極に前記第２の電圧より高レベルの第３の電圧を印加することにより第1または第2の拡散層近傍のメモリ位置に第1極性のホットキャリアによる書込みを選択的に行なう工程と；第１または第２の拡散層に高レベルの第１の電圧を印加し、第２または第1の拡散層に前記第１の電圧より低レベルの第２の電圧を印加しゲート電極に前記第１の電圧より低レベルの第３の電圧を印加することにより第１または第2の拡散層近傍のメモリ位置にバンド間トンネル効果により生じた第1極性と逆の第2極性のホットキャリアによる消去を選択的に行なう工程と；を含む不揮発性半導体メモリ装置の制御方法が提供される。
【００１６】
【発明の実施の形態】
実施例の説明に先立ち、ＵＳＰ５，７６８，１９２で提案された１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置について説明する。
【００１７】
図５（Ａ）は，１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置の構成を概略的に示す。ｐ型半導体基板１０１の表面上に，シリコン酸化膜１０５、シリコン窒化膜１０６、シリコン酸化膜１０７の積層で形成されたゲート絶縁膜１０８が形成され，その上にゲート電極１０９が形成されている。ゲート電極１０９の両側の半導体基板表面に、ｎ型拡散領域１０３、１０４が形成され、絶縁ゲート型電界効果トランジスタ構造を構成している。
【００１８】
ゲート絶縁膜１０８のシリコン酸化膜１０５，１０７に挟まれたシリコン窒化膜１０６は、電荷が注入された時にその電荷を保持する機能を有する。シリコン窒化膜は膜中に多数のキャリアトラップ準位持つため、一旦注入された電荷はその位置も保持する。
【００１９】
ｎ型領域１０３を接地し、ｎ型領域１０４およびゲート電極１０９に正電位を印加してホットエレクトロンを注入した場合、注入されたホットエレクトロンはｎ型領域１０４近傍のシリコン窒化膜１０６のメモリ位置Ｍｂにトラップされる。ｎ型領域１０３、１０４の役割を反転してホットエレクトロン注入を行なうと、窒化膜１０６のｎ型領域１0３近傍のメモリ位置Ｍａにエレクトロンがトラップされる。
【００２０】
このようにして書込み時の電流方向を反転することにより、同一ゲート電極１０９下の２つの位置Ｍａ、Ｍｂに選択的に電荷を蓄積することができる。
【００２１】
データ読出し時には、ｎ型領域１０３からｎ型領域１０４にエレクトロン電流を流す場合、メモリ位置Ｍａの電荷はチャネル電流の形成に大きな影響を与えるが、メモリ位置Ｍｂの電荷はチャネル電流の形成に大きな影響は与えない。チャネル電流の方向を逆転すれば，メモリ位置Ｍｂの電荷の影響が大きくなり、メモリ位置Ｍａの電荷の影響は減少する。従って、２つのメモリ位置Ｍａ、Ｍｂの蓄積電荷の影響を別個に読み出すことができる。
【００２２】
なお、ゲート電極とｎ型ソース/ドレイン領域間に逆バイアス電圧を与えた場合、ゲート電極とｎ型ソース/ドレイン領域間に流れる電流にはファウラ・ノルドハイム（ＦＮ）トンネル電流とアバランシェブレイクダウンによるホットキャリア注入電流とがあることが知られている。
【００２３】
図５（Ａ）には，上述の逆バイアス電圧を印加した時に形成される空乏層の形状を併せて示す。ｎ型領域１０３のｐｎ接合両側の破線ＤＰ１，ＤＰ２は，空乏層の境界を概略的に示す曲線である。同様ｎ型境域１０４のｐｎ接合の両側に示した破線ＤＰ３，ＤＰ４は空乏層の両側の境界を概略的に示す曲線である。
【００２４】
ゲート電極１０９の端部下方には、ゲート電極に印加した電圧により空乏化された端部領域Ｅｘも示されている。この空乏層の端部領域Ｅｘにおいてアバランシェブレイクダウンが生じ易い。
【００２５】
シリコン酸化膜１０５が例えば２０ｎｍ以上と厚い場合には，ゲート電極１０９とｎ型領域１０３，１０４間の電圧が高くならない限りＦＮトンネル電流は流れ難いため、先にｎ型領域１０３、１０４とチャネル領域との間の電位差が大きくなり、ｎ型領域１０３，１０４端部においてアバランシェブレイクダウンが起きる。
【００２６】
アバランシェブレイクダウンにより生じたホットホールが空乏層内の電界で加速され、十分高エネルギの状態になると、低電位に保持されたゲート電極１０９に向かうホットホールの注入が生じ、中間のシリコン窒化膜１０６に正孔がトラップされる。シリコン窒化膜１０６中には既に電子が保持されているため、電子と正孔とが再結合し，蓄積された情報の消去が行なわれる。
【００２７】
図５（Ｂ）は，上述の逆バイアス電圧を印加した時のｎ型領域１０３からｎ型領域１０４に向う仮想的直線に沿うポテンシャル分布を示すグラフである。図中、半導体内の価電子帯ＶＢと伝導帯ＣＢのエネルギー位置を示す。空乏化していないチャネル領域ＮＤと両側のｎ型領域１０３，１０４の間には電位差ΔＶが生じており、その間の空乏層１１３、１１４によりこれらの電位差が形成されている。空乏層１１３，１１４は，電界Ｅ１、Ｅ２を発生させている。ｎ型領域１０３、１０４近傍で発生した正孔は，空乏層１１３，１１４の電界Ｅ１、Ｅ２により加速され、高エネルギー状態となる。
【００２８】
図５（Ｃ）は，不揮発性半導体メモリ装置の回路構成を概略的に示す。１本のワード線ＷＬ１には，複数のメモリトランジスタＴ11、Ｔ12、．．．のゲート電極が接続されている。各メモリトランジスタＴ11、Ｔ12、．．．のｎ型領域は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、．．．に接続されている。図示のように、隣接するメモリトランジスタＴ１１、Ｔ１２の一方のｎ型領域１０４と他方のｎ型領域１０３は、メモリ素子寸法を小さくするために、通常は共通のビット線ＢＬ２に接続される。なお、他のトランジスタも同様である。なお、両端のトランジスタの外側のｎ型領域は単独にビット線に接続される。
【００２９】
図中、メモリ位置Ｍａ、Ｍｂをそれぞれその属するトランジスタＴ11、Ｔ12の符号に合わせ、Ｍａ11、Ｍｂ11、Ｍａ12、Ｍｂ12、．．．のように示す。
【００３０】
メモリ位置Ｍｂ１２の情報を消去する場合、ワード線ＷＬ１に低レベルの電圧を印加し、ビット線ＢＬ３に高レベルの電圧を印加する。すると、メモリ位置Ｍｂ１２とメモリ位置Ｍａ１３は同一条件となり、メモリ位置Ｍａ１３の情報も同時に消去されてしまう。メモリ位置Ｍａ１３の情報を回復するためには、別途書き込み工程を行なう必要がある。このように、消去工程が複雑化する。
【００３１】
半導体メモリ装置のメモリ容量を増大させるためには、メモリ素子の寸法を減少することが要求される。
【００３２】
図６（Ａ），６（Ｂ）は、メモリ素子を短チャネル化した時に生じる問題を概略的に示す。図６（Ａ）に示すように、ゲート電極１０９、ゲート絶縁膜１０８の電流方向長さが減少されている。ゲート電極１０９とｎ型領域１０３，１０４間に逆バイアス電圧を与え、情報の消去動作を行なおうとした場合、逆バイアス電圧により空乏層ＤＰが発生する。空乏層の境界をＤＰ1〜ＤＰ4で示す。
【００３３】
短チャネル化のため、空乏層の境界ＤＰ２、ＤＰ４がゲート電極下方で互いに接するようになる。
【００３４】
図５（Ｂ）は、この時のポテンシャル分布を概略的に示す。ゲート電極下方で空乏層が互いに接するため、伝導帯ＣＢおよび価電子帯ＶＢに形成される電位差が減少し、ΔＶａとなる。空乏層中に形成される電位差が減少するため、形成される電界Ｅ１ａ、Ｅ２ａも減少する。従って、ｎ型領域１０３，１０４端部でアバランシェブレイクダウンにより正孔が発生しても、この正孔を十分高いエネルギーに加速することが出来ず、シリコン窒化膜１０６中の電子を中和することが困難になる。
【００３５】
以下、このような問題点を解決した不揮発性半導体メモリ装置を説明する。
【００３６】
図１（Ａ）は、不揮発性半導体メモリ装置の概略回路図である。複数のワード線ＷＬと複数のビット線ＢＬが互いに交差して半導体基板上に配置されている。これらのビット線ＢＬは、同一基板に形成されたビット線ドライバＢＤに接続され、選択的な駆動電圧を受ける。複数のワード線ＷＬは、同一基板内に形成されたワード線ドライバＷＢに接続され、選択的に走査電圧を受ける。
【００３７】
ワード線ＷＬ、ビット線ＢＬの各交差部には、メモリトランジスタＴが接続されている。なお、隣接する２本のビット線、例えばＢＬ１、ＢＬ２の間に１つのメモリトランジスタＴ１１の２つのｎ型領域が接続される。各メモリトランジスタは、２つのメモリ位置Ｍａ、Ｍｂを有する。なお、ｉ番目のビット線と（ｉ＋１）番目のビット線間に接続され、そのゲート電極がｊ番目のワード線ＷＬｊに接続されたトランジスタをＴijと示す。
【００３８】
図１（Ｂ）は、１つのメモリトランジスタＴの概略構造とそのメモリ位置に対する書込み動作を示す概略断面図である。ｐ型基板１の表面にシリコン酸化膜５、シリコン窒化膜６、シリコン酸化膜７の積層で形成されたゲート絶縁膜８が形成され、その上に多結晶シリコンで形成されたゲート電極９が配置されている。なお、シリコン酸化膜７は省略してもよい。ゲート絶縁膜としてキャリアトラップ機能を有する他の絶縁膜を用いてもよい。
【００３９】
シリコン酸化膜５は、例えば厚さ１０ｎｍのシリコン酸化膜を熱酸化により形成する。シリコン酸化膜５の上に、例えば厚さ１５ｎｍのシリコン窒化膜をＣＶＤで成長し、その表面を高温で酸化することにより厚さ約１０ｎｍのシリコン酸化膜７を形成する。残るシリコン窒化膜６の厚さはシリコン酸化膜７が成長した分減少する。
【００４０】
ゲート電極９は、例えば厚さ約３００ｎｍの、燐を約２〜６×１０20／ｃｍ3程度含む多結晶シリコン層をＣＶＤで成長し、公知の微細加工法でゲート長約０．２〜０．５μｍ程度に短くパターニングして形成する。
【００４１】
絶縁ゲート電極を形成した後、この絶縁ゲート電極をマスクとし、ｐ型半導体基板１中にイオン注入法で砒素イオンを例えば加速エネルギー５０〜１００ｋｅＶ、ドーズ量５×１０15〜５×１０16ｃｍ-2程度イオン注入し、ｎ型領域３、４を形成する。イオン注入後、公知の熱拡散法により基板を８５０℃〜９５０℃で３０分〜6０分程度アニールすることにより、注入した砒素イオンを活性化すると共にゲート電極９下方まで拡散させる。
【００４２】
その後、酸化シリコン等の層間絶縁膜１０を形成し、コンタクト孔を開口し、メタル配線Ｐ１、Ｐ２、ＰG等を形成し、半導体メモリ装置を形成する。
【００４３】
書き込み動作においては、たとえばｎ型領域３に接続された配線Ｐ１を低レベルの電圧、たとえば接地電位とし、ゲート電極９に接続された配線ＰGに高レベルの正電位、たとえば１２Ｖ、ｎ型領域４に接続された配線Ｐ２に１２Ｖより低い正電位、例えば６Ｖを印加する。ゲート電極９に正電位が印加されるため、ｐ型領域１の表面がｎ型に反転し、ｎ型領域３から正電位に保持されたｎ型領域４に向ってエレクトロンが流れ出す。このエレクトロンは、ｎ型領域４周辺の空乏層により加速され、ホットエレクトロンとなって酸化シリコン膜５を貫通し、シリコン窒化膜６中のメモリ位置Ｍｂに注入される。このようにして、ｎ型領域４近傍の窒化シリコン膜６中のメモリ位置Ｍｂに書込みが行なわれる。
【００４４】
図１(Ｃ)に示すように、ｎ型領域３、ｎ型領域４に印加する電圧を反転すると、ｎ型領域４から流れ出したエレクトロンがｎ型領域３近傍の窒化シリコン膜６中のメモリ位置Ｍaに注入され、メモリ位置Ｍaに情報が記憶される。このようにして、窒化シリコン膜６の２つのメモリ位置Ｍa、Ｍｂに選択的に情報を書込むことができる。
【００４５】
図１（Ｄ）は、ｎ型領域４近傍に書込まれた情報を読み出す動作を示す。ｎ型領域４をソースとしてソース電圧ＶSを印加（接地）し、ｎ型領域３をドレインとしてドレイン電圧ＶD、たとえば２Ｖを印加し、ゲート電極９にオン電圧＋ＶG、たとえば３Ｖ、を印加する。ｎ型領域４近傍の窒化シリコン膜６中のメモリ位置Ｍｂに電子が蓄積されているため、所定のゲート電圧＋ＶG（３Ｖ）を印加しても、蓄積された電荷下のチャネル領域は反転せず、チャネル電流は流れない。
【００４６】
電荷が蓄積されていない場合は、チャネル領域が反転してドレイン電流が流れる。このようにして、書込まれた情報の読出しが行なわれる。なお、ｎ型領域３をソースとし、n型領域４をドレインとして行なうｎ型領域３近傍に書込まれた電荷に対する読み出し動作も同様である。
【００４７】
図１（Ｅ）は、１つのチャネル上の２つの位置に書込まれた情報が、それぞれ独立に読出し可能であることを概略的に示す断面図である。図は、シリコン窒化膜１０６のｎ型領域３近傍のメモリ位置Ｍaの情報を読み出す工程を示す。ｎ型領域３近傍のメモリ位置Ｍaには電子が蓄積されておらず、ｎ型領域４近傍メモリ位置Ｍｂには電子が蓄積されているものとする。
【００４８】
ｎ型領域３にソース電圧ＶSとして０Ｖを印加し、ｎ型領域４にドレイン電圧ＶDとして２Ｖを印加する。ゲート電極９には閾値以上のオン電圧ＶGとして３Ｖを印加する。ｎ型領域３近傍のメモリ位置Ｍａには電子が蓄積されていないため、チャネルが誘起され電子がｎ型領域３からｎ型領域４に向って流れ出す。
【００４９】
ｎ型領域４近傍の蓄積位置Ｍｂには電子が蓄積されているが、空乏層が発達することにより電子の輸送を実質的に妨げない。従って、矢印で示した読出し電流は、ｎ型領域３近傍の蓄積位置Ｍａの電荷の有無のみによって制御される。
【００５０】
図１（Ｆ）は、消去動作を示す。ｎ型領域４近傍の蓄積位置Ｍｂに電子が蓄積されており、この情報を消去する場合を説明する。ｎ型領域３を低レベルの電圧、０Ｖに保持し、ｎ型領域４に高レベルの電圧、例えば＋６Ｖの正電圧を印加する。一方ゲート電極９には、低レベルの電圧または逆極性の電圧、例えば−５Ｖ程度の負電圧を印加する。
【００５１】
図２(Ａ)は、この時の半導体基板内の空乏層の形状を概略的に示す。ｎ型領域３は０Ｖに保持されているため、そのｐｎ接合周辺に形成される空乏層ＤＰの幅ＤＰ１−ＤＰ２は狭い。ｎ型領域４には＋６Ｖの比較的大きな正電圧が印加されているため、そのｐｎ接合周辺に形成される空乏層ＤＰ（ＤＰ３−ＤＰ４）の幅は広い。
【００５２】
もし、ｎ型領域３にも＋６Ｖの電圧を印加すると、空乏層ＤＰ（ＤＰ１−ＤＰ２）が広がり、空乏層の境界ＤＰ２とＤＰ４は接してしまう。しかしながら、ｎ型領域３に対するバイアス電圧を小さくし、その周辺の空乏層ＤＰ（ＤＰ１−ＤＰ２）の幅は狭くされているため、空乏層の重なりは生じない。
【００５３】
図２(Ｂ)は、ｎ型領域３からｎ型領域４に向かう仮想線に沿うポテンシャルを概略的に示す。チャネル領域の空乏化されていない領域ＮＤに対し、ｎ型領域３の電位はΔＶ３の電位差を有し、ｎ型領域４はΔＶ４の電位差を有する。電位差ΔＶ３が小さいため、その周辺の空乏層の広がりは狭く、形成される電界も小さい。一方、ｎ型領域４周辺の空乏層は十分発達し、電位差ΔＶ４により形成される電界Ｅ４の大きさも十分高い。従って、バンド間トンネル効果により発生したアバランシェブレイクダウンによる正孔は、十分加速されてホットホールとなり、メモリ位置Ｍｂに注入されてそこに蓄積されていた電子を中和できる。
【００５４】
今、図１(Ａ)の回路図において、トランジスタＴ１３のメモリ位置Ｍｂの電子を消去しようとする場合、ワード線ＷＬ１、ビット線ＢＬ４に上述の電圧を印加することになる。この時、メモリトランジスタＴ14のメモリ位置Ｍａにも正孔を注入してしまう可能性がある。
【００５５】
図１(Ｇ)は、トランジスタＴ14での正孔注入を防止する方法を示す。消去を行ないたくないトランジスタに対しては、ｎ型領域３、ｎ型領域４に同一の電圧を印加する。トランジスタＴ14の場合、ｎ型領域３には約＋６Ｖの電圧が印加されるため、ｎ型領域４にも高レベルの正電圧＋６Ｖを印加する。このような電圧印加により、図６(Ｂ)に示したように、ｎ型領域３、ｎ型領域４から延在する空乏層同士が重なり、形成される電界が制限される。このため、正孔が十分高いエネルギーを得ることができなくなり、メモリ位置に対する正孔の注入が防止される。
【００５６】
なお、ｎ型領域４に高レベルの電圧、たとえば＋６Ｖ、を印加する代わりに、ｎ型領域をフローティング状態とすることもできる。高レベルの電圧を印加されたｎ型領域３周囲の空乏層がｎ型領域４に達し、ｎ型領域４の電子が高レベルの電圧を印加されたｎ型領域３へ流れると、n型領域４の電位をn型領域３の電位同等の電位に変化させる。ｎ型領域３に高レベルの電圧を印加した場合と同様、消去動作が行なわれなくなる。
【００５７】
言い換えると、メモリトランジスタのゲートに低レベルまたは逆極性の電圧、一方の拡散層に高レベルの電圧を印加した時、この一方の拡散層に消去を行なう場合には、他方の拡散層に低レベルの電圧を印加し、消去を行なわない場合には、他方の拡散層に高レベルの電圧を印加するか浮遊状態とする。以下の実施例においても同様である。
【００５８】
不揮発性半導体メモリ装置において、記憶状態を更新するため、現在の記憶を全て消去することが望まれる場合がある。
【００５９】
図３（Ａ）、(Ｂ)、(Ｃ)は、ブロック内の全記憶を消去する場合の方法を示す。ブロック内に多数個のメモリトランジスタＴが行列状に配置され、そのゲート電極はワード線ＷＬ１、ＷＬ２、ＷＬ３．．．．に接続されている。
【００６０】
又、隣接するトランジスタの隣接するｎ型領域は共通に接続され、各ｎ型領域はビット線ＢＬ１、ＢＬ２、ＢＬ３．．．に接続されている。ワード線ＷＬはワード線ドライバＷＤに接続され、ビット線ＢＬはビット線ドライバＢＤに接続されている。
【００６１】
全ての記憶を消去する場合、先ず全メモリ位置に電子を蓄積する。
【００６２】
図３(Ａ)は全メモリ位置に電子が蓄積されている状態を示す。次に、全てのワード線ＷＬ１、ＷＬ２、ＷＬ３．．．に所定の負電位、例えば−５Ｖを印加し、１つおきのビット線、例えば偶数番目のビットＢＬ２、ＢＬ４．．．に所定の正電位例えば＋６Ｖを印加し、奇数番目のビット線ＢＬ１、ＢＬ３．．．に接地電位を印加する。
【００６３】
このような電圧印加により、高電位を印加されたビット線ＢＬ２、ＢＬ４、．．．に接続されたメモリ位置には正孔が注入され、記憶されていた電子を中和する。
【００６４】
図３(Ｂ)は、このようにて偶数番目のビット線近傍のメモリ位置が全て消去された状態を示す。次に、奇数番目のビット線ＢＬ１、ＢＬ３、．．．に所定の正電位例えば＋６Ｖを印加し、偶数番目のビット線ＢＬ２、ＢＬ４、．．．を接地電位に接続する。ワード線ＷＬには所定の負電位、例えば−５Ｖを印加する。このような電圧印加により、奇数番目のビット線に隣接するメモリ位置に正孔が注入され、記憶されていた電子を中和する。
【００６５】
図３(Ｃ)は、このようにして奇数番目のビット線に隣接するメモリ位置の記憶が消去された状態を示す。以上説明した２段階の消去動作により、ブロック内の全てのメモリ位置が消去され、初期化される。
【００６６】
書込みを行なう時のプログラミング電圧および消去を行なう時のプログラミング電圧は、同一箇所に電子および正孔を注入するように選択されている。しかしながら、注入した電子がその後の熱ストレスなどにより移動することもある。又、プログラミング電圧の変動により、注入される位置が変更されてしまうこともあり得る。
【００６７】
図４(Ａ)は、このようにして所定のメモリ位置以外にも電子が記憶されてしまった状態を示す。Ｍｂは所定のメモリ位置であり、これに隣接する位置Ｍｂｂは何らかの原因により変動して電子が記憶されてしまった位置を示す。このように、記憶された電子が所定位置以外にも分布してしまうと、消去動作を行なっても変更されたメモリ位置Ｍｂｂの電子は消去できない。
【００６８】
図４(Ｂ)は、ｎ型領域３を接地し、ゲート電極９に所定の負電圧を印加し、ｎ型領域４に複数の正電位を印加した場合の状態を示す。ｎ型領域４に所定の消去用プログラミング電圧を印加すると、ｎ型領域４のｐｎ接合周辺に空乏層ＤＰ３ａ−ＤＰ４ａが形成される。この時、所定のメモリ位置Ｍｂに正孔が注入され、そこの電子を中和する。しかしながら、この動作によっては変動したメモリ位置Ｍｂｂの電子は中和できない。
【００６９】
ｎ型領域４に印加する正電圧を増大させる。印加した正電圧の増大により、空乏層はＤＰ３ｂ−ＤＰ４ｂのように拡がる。すると、空乏層の拡がりに応じ、注入される正孔位置もチャネル中央部へと変更される。注入位置を変更された正孔は、変更されたメモリ位置Ｍｂｂに注入され、そこの電子を中和する。
【００７０】
図４(Ｃ)は、図４(Ｂ)におけるポテンシャル分布を概略的に示す。所定の消去用プログラミング電圧を印加した時の伝導帯のポテンシャルＣＢおよび価電子帯ＶＢのポテンシャルを破線で示し、ｎ型領域４に増大した正電位を印加した時のポテンシャルをそれぞれ実線で示す。印加電圧を増加することにより、ｎ型領域４周辺の空乏層が広がり、形成される電界Ｅ４が増加する。
【００７１】
記憶された電荷が所定の位置以外にも分布している場合には、所定の消去動作を行なっても消去後の特性が設計されたものとは異なるものとなる。このような異常を検出した時は、上述の修正消去動作を行なうことにより、変更された位置に注入された電荷を消去することができる。なお、注入された電荷位置が、ｎ型領域３，４側（外側）にずれた場合は、読み出し時のチャネル形成には影響しないので問題とならない。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、製造が容易で信頼性が高い不揮発性半導体メモリ装置が提供される。
【００７４】
又、１セル当り２ビットを記憶することができ、製造工程が簡単で信頼性の高い半導体装置を提供することができる。
【００７５】
又、このような不揮発性半導体メモリ装置の新規な制御方法が提供される。
【図面の簡単な説明】
【図１】 本発明の実施例による不揮発性半導体メモリ装置およびその動作を説明するための回路図および概略断面図である。
【図２】 図１のメモリ素子の動作を説明するための概略断面図およびポテンシャルダイアグラムである。
【図３】 図１の実施例のブロック消去動作を説明するための概略回路図である。
【図４】 本発明の他の実施例による消去動作を説明するための概略断面図およびポテンシャルダイアグラムである。
【図５】 従来の技術による１セル当り２ビットを記憶することのできる不揮発性半導体メモリ装置を示す断面図および本発明者の解析によるその消去動作を説明するポテンシャルダイアグラムおよび回路図である。
【図６】 図５(Ａ)に示す不揮発性半導体メモリ装置を短チャネル化した時に生じる問題を説明するための概略断面図およびポテンシャルダイアグラムである。
【符号の説明】
１ 半導体基板
３，４ ｎ型領域
５，７ 酸化シリコン層
６ 窒化シリコン層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
Ｍａ、Ｍｂ メモリ位置
Ｔ メモリトランジスタ
ＷＬ ワード線
ＢＬ ビット線
Claims (2)
- 半導体基板に多数の不揮発性メモリ素子をｍ行ｎ列に配置し、行方向のメモリ素子を直列に接続した不揮発性半導体メモリ装置であって、各不揮発性半導体メモリ素子が、第１導電型の半導体基板の表面上に形成され、キャリアトラップ層を含むゲート絶縁膜と、その上に形成されたゲート電極と、ゲート電極の両側の半導体基板に対称的に形成された第２導電型の第１および第２の拡散層とを含み、同一行の半導体メモリ素子のゲート電極を接続するｍ本のワード線と、同一列の半導体メモリ素子の第１または第２の拡散層、および隣接する列がある場合、その列の半導体メモリ素子の第２または第１の拡散層を接続する（ｎ＋１）本のビット線とを有する不揮発性半導体メモリ装置の制御方法であって、
ｉ行、ｊ列の半導体メモリ素子の（ｊ＋１）本目のビット線に接続された拡散層近傍に書き込まれた第２導電型のキャリアを消去する時、ｉ行目のワード線に低レベル又は逆極性の電圧を印加し、１本目から（ｊ−１）本目のビット線に低レベルの電圧を印加するか浮遊状態とし、ｊ本目のビット線に低レベルの電圧を印加し、（ｊ＋１）本目のビット線に高レベルの電圧を印加し、（ｊ＋２）本目以降のビット線に高レベルの電圧を印加するか浮遊状態とすることによってバンド間トンネル効果により発生した第１導電型のキャリアを半導体メモリ素子の（ｊ＋１）本目のビット線に接続された拡散層近傍に注入することによって消去する工程
を含む不揮発性半導体メモリ装置の制御方法。 - 第１拡散層側の空乏層と第２拡散層側の空乏層が、消去対象の半導体メモリ素子では重ならず、非消去対象の同一行の半導体メモリ素子では重なるように、前記消去工程の電圧および半導体メモリ素子の寸法、不純物濃度が選択されている請求項１に記載の不揮発性半導体メモリ装置の制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33491699A JP4697993B2 (ja) | 1999-11-25 | 1999-11-25 | 不揮発性半導体メモリ装置の制御方法 |
| TW089125054A TW473989B (en) | 1999-11-25 | 2000-11-24 | 2-bit/cell type nonvolatile semiconductor memory |
| KR1020000070298A KR100702922B1 (ko) | 1999-11-25 | 2000-11-24 | 비휘발성 반도체 기억 장치와 그 제어 방법 |
| EP00310445A EP1103980B1 (en) | 1999-11-25 | 2000-11-24 | 2-bit/cell type nonvolatile semiconductor memory |
| DE60037786T DE60037786T2 (de) | 1999-11-25 | 2000-11-24 | Nichtflüchtiger Halbleiterspeicher mit Zwei-Bitzellen |
| US09/721,656 US6324099B1 (en) | 1999-11-25 | 2000-11-27 | 2-bit/cell type nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33491699A JP4697993B2 (ja) | 1999-11-25 | 1999-11-25 | 不揮発性半導体メモリ装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156272A JP2001156272A (ja) | 2001-06-08 |
| JP4697993B2 true JP4697993B2 (ja) | 2011-06-08 |
Family
ID=18282680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33491699A Expired - Lifetime JP4697993B2 (ja) | 1999-11-25 | 1999-11-25 | 不揮発性半導体メモリ装置の制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6324099B1 (ja) |
| EP (1) | EP1103980B1 (ja) |
| JP (1) | JP4697993B2 (ja) |
| KR (1) | KR100702922B1 (ja) |
| DE (1) | DE60037786T2 (ja) |
| TW (1) | TW473989B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4586219B2 (ja) * | 1999-09-17 | 2010-11-24 | ソニー株式会社 | 不揮発性半導体記憶装置の消去方法 |
| US6349062B1 (en) * | 2000-02-29 | 2002-02-19 | Advanced Micro Devices, Inc. | Selective erasure of a non-volatile memory cell of a flash memory device |
| US6512701B1 (en) * | 2001-06-21 | 2003-01-28 | Advanced Micro Devices, Inc. | Erase method for dual bit virtual ground flash |
| DE10140758A1 (de) | 2001-08-20 | 2003-04-24 | Infineon Technologies Ag | Speicherelement für eine Halbleiterspeichereinrichtung |
| US6614694B1 (en) * | 2002-04-02 | 2003-09-02 | Macronix International Co., Ltd. | Erase scheme for non-volatile memory |
| KR100432889B1 (ko) * | 2002-04-12 | 2004-05-22 | 삼성전자주식회사 | 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법 |
| JP2004006549A (ja) | 2002-06-03 | 2004-01-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置における情報の消去方法 |
| US6912160B2 (en) | 2003-03-11 | 2005-06-28 | Fujitsu Limited | Nonvolatile semiconductor memory device |
| JP4480955B2 (ja) * | 2003-05-20 | 2010-06-16 | シャープ株式会社 | 半導体記憶装置 |
| US7049651B2 (en) | 2003-11-17 | 2006-05-23 | Infineon Technologies Ag | Charge-trapping memory device including high permittivity strips |
| JP5073292B2 (ja) | 2004-01-23 | 2012-11-14 | アギア システムズ インコーポレーテッド | ホット・キャリアでプログラムされるワン・タイム・プログラマブル（ｏｔｐ）メモリのための方法および装置 |
| JP2005252034A (ja) * | 2004-03-04 | 2005-09-15 | Sony Corp | 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置 |
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| US6030871A (en) * | 1998-05-05 | 2000-02-29 | Saifun Semiconductors Ltd. | Process for producing two bit ROM cell utilizing angled implant |
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1999
- 1999-11-25 JP JP33491699A patent/JP4697993B2/ja not_active Expired - Lifetime
-
2000
- 2000-11-24 DE DE60037786T patent/DE60037786T2/de not_active Expired - Lifetime
- 2000-11-24 EP EP00310445A patent/EP1103980B1/en not_active Expired - Lifetime
- 2000-11-24 KR KR1020000070298A patent/KR100702922B1/ko not_active IP Right Cessation
- 2000-11-24 TW TW089125054A patent/TW473989B/zh not_active IP Right Cessation
- 2000-11-27 US US09/721,656 patent/US6324099B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001512290A (ja) * | 1997-08-01 | 2001-08-21 | サイファン・セミコンダクターズ・リミテッド | 非対称形電荷捕獲を利用した２ビット非揮発性エレクトリカリー・イレーザブル・プログラマブル半導体メモリ・セル |
| JP2001156189A (ja) * | 1999-10-06 | 2001-06-08 | Saifun Semiconductors Ltd | 自動整合プログラミングおよび消去領域を備えたｎｒｏｍセル |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60037786T2 (de) | 2009-01-22 |
| US6324099B1 (en) | 2001-11-27 |
| TW473989B (en) | 2002-01-21 |
| KR100702922B1 (ko) | 2007-04-05 |
| EP1103980A2 (en) | 2001-05-30 |
| JP2001156272A (ja) | 2001-06-08 |
| EP1103980B1 (en) | 2008-01-16 |
| EP1103980A3 (en) | 2003-08-13 |
| KR20010051927A (ko) | 2001-06-25 |
| DE60037786D1 (de) | 2008-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060522 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060701 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090518 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100219 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101126 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101222 |
|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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